Process: U18-95A FTP No.: 22 Date: 2006/02/18 5.8GHz，極低二倍頻和寬調變範圍之壓控震盪器 5.8GHz，Novel Extreme Low 2nd Harmonic Frequency and Wide Turning Range VCO Process: U18-95A FTP No.: 22 Date: 2006/02/18

Outline 簡介 電路架構 電路模擬結果 製程變異模擬 佈局與佈局驗證 預計規格表 量測考量 參考文獻

簡介 最近三次下線紀錄： 相關研究發展現況： Chip number Project Name Result/status none 相關研究發展現況： 隨著電信市場的爆炸性成長驅勢下，因此將體積小、低成本的互補式金氧半矽技術應用於無線通訊，受到眾人的注目。無線通訊中，為避免信號在升、降頻的過程中造成信號失真，通常需求穩定的本地振盪源。而本地振盪電路之中，最重要的電路之一為電壓控制振盪器(VCO)，然而其訊號易受環境的影響而發生偏移，因此如何設計特性佳、高穩定性的電壓控制振盪器就成了重要的課題。

簡介-研究動機 本地振盪器是無線通訊系統之關鍵組件，它經常被使用在無線收發機中作為可精確調控頻道頻率之選頻元件。特別是近年來隨著無線個人行動通訊之蓬勃發展，對於此一關鍵組件之量需求及品質要求與日俱增。然而為了符合通訊系統對於輕薄短小、省電耐用及物美價廉的要求，本地振盪器之研發趨勢已不僅是在電路設計的問題而已，如何發展縮小電路之尺寸而且又能保有寬調變、低相位雜訊之性能要求，是此研究所需著眼之處。 本設計將應用於IEEE 802.11a的直接降頻系統，因此設計中將考慮調變範圍，以及抑止二倍頻來降低相位雜訊。

電路架構-主要電路 主要電路： 傳統上使用單端輸出的Colpitts VCO有不錯的雜訊抑制能力，並使得Phase noise變得較好；但傳統單端輸出的Colpitts VCO需用較高的功率來完成起振，且其回授網路造成Tuning range變小。若使用差動對形式，其優點是較容易起振，且對於抑制偶次諧波項能力較佳。綜合兩者之優點，本電路設計的概念將採用Colpitts Differential VCO的架構，來達到起振容易、雜訊少之目標。 [2] Xiaoyong Li , Sudip Shekhar and David J. Allstot, “Gm-Boosted Common-Gate LNA and Differential Colpitts VCO/QVCO in 0.18-um CMOS,” IEEE JOURNAL OF SOLID-STATE CIRCUITS., VOL. 40, NO. 12, DECEMBER 2005

電路架構-抑止二倍頻電路 抑止二倍頻電路： 在Current-Source端加入類似Noise filter的結構，去抑止二倍頻，並且提供Source端一個高阻抗。抑止二倍頻的LC-tank，其操作頻率設計在11.6GHz，也因為Colpitts Differential VCO的架構，比其他形式所產生的雜訊來得少，因此本電路所產生的二倍頻極低，對於輸出波形的振幅和完整性相當有幫助。 [7] Emad Hegazi, Henrik Sjöland, and Asad A. Abidi , “A Filtering Technique to Lower LC Oscillator Phase Noise ,” IEEE JOURNAL OF SOLID-STATE CIRCUITS., VOL. 36, NO. 12, DECEMBER 2001

電路架構 完整電路架構圖： LC-tank 類似Noise filter的 2倍頻LC-tank

電路架構-ADS 完整電路架構圖for ADS：

電路模擬結果-訊號強度圖 主頻、二倍頻、三倍頻之頻率對輸出訊號強度圖： 在11.65GHz處約-44.59dBm，與主頻相差-49 dBm，亦低於三倍頻-19 dBm。 (一般約主頻與二倍頻相差約-20dBm)

電路模擬結果-輸出波形和相位差 輸出波形和相位差： 在相同的時間點下，輸出振幅相差0.8mV；輸出波形完整，輸出端相位相差約180度。

電路模擬結果-Phase noise Phase noise： 在不改變Vtune電壓下，約-100.4dBc/Hz @100KHz。

電路模擬結果-Tuning range Tuning range： 在可變電容工作範圍+1.8 ~ -1.8V之間，改變Vtune電壓，頻率調變範圍可從6.089~4.475GHz，Tuning range約27.8%。

電路模擬結果-有無抑制二倍頻之比較 有無抑制二倍頻之比較： 未加二倍頻抑制電路 含二倍頻抑制電路

Phase noise (dBc/Hz) @100KHz 電路模擬結果-有無抑制二倍頻之比較 比較表： 未抑制二倍頻 抑制二倍頻 主頻(GHz) / 輸出功率(dBm) 5.822 / 5.02 5.825 / 5.00 二倍頻(GHz)/ 11.64 / -30.95 11.65 / -44.59 三倍頻(GHz)/ 17.04 / -25.08 17.47 / -25.58 Phase noise (dBc/Hz) @100KHz -93.79 -100.4 ＊由上表可知，加入二倍頻抑制電路對於輸出功率和頻率不會有影響，但由於抑制二倍頻的關係，進而使得Phase noise有更好的特性。

製程變異模擬-電感和電容 製程變異： a.電感、電容、電感和電容變異 原設計 電感值+5% 電感值+10% 主頻(GHz)/ 輸出功率(dBm) 5.825 / 5.00 5.68 / 5.184 5.54 / 5.34 二倍頻(GHz)/ 11.65 / -44.59 11.36 / -48.40 11.09 / -55.45 三倍頻(GHz)/ 17.47 / -25.58 17.04 / -24.80 16.63 / -24.09 Phase noise (dBc/Hz)@100KHz -100.4 -99.26 -99.57 Tuning range 27.8% 26.4% 25.4%

Phase noise (dBc/Hz)@100KHz 製程變異模擬-電感和電容 電容值+5% 電容值+10% 電感和電容+5% 電感和電容+10% 主頻(GHz) / 輸出功率(dBm) 5.74 / 4.86 5.659 / 4.7 5.59 / 5.05 5.387 / 5.09 二倍頻(GHz)/ 11.48 / -41.64 11.32 / -39.62 11.19 / -43.98 10.77 / -43.37 三倍頻(GHz)/ 17.22 / -26.19 16.98 / -26.82 16.79 / -25.37 16.16 / -25.19 Phase noise (dBc/Hz)@100KHz -98.67 -98.44 -99.14 -99.42 Tuning range 27.3% 26.1% 26.9% 26.2% ＊本電路設計所用的電感和電容已是製程中所提供的最小設計，所以不再做-10% 製程變異模擬，改做5% 和10%的製程變異模擬。 ＊可看出電感和電容變異對於主電路之製程變異對於各項特性，無太大影響。

Phase noise (dBc/Hz)@100KHz 製程變異模擬-電壓 b.電壓變異模擬 Vdd +10% Vdd -10% Vtune +10% Vtune -10% 主頻(GHz)/ 輸出功率(dBm) 5.84 / 5.8 5.81 / 3.86 5.825 / 5.00 二倍頻(GHz)/ 11.69 / -39.78 11.61 / -39.21 11.6 / -44.59 三倍頻(GHz)/ 17.54 / -22.36 17.41 / -29.46 17.47 / -25.58 Phase noise (dBc/Hz)@100KHz -99.63 -97.71 -100.4 Tuning range 25.2% 27.6% 28.2% 24.7% ＊Vdd(+10%)＝+1.54V ＊Vdd(-10%)＝+1.26V ＊Vtune +10%，範圍為-1.98 ~ +1.98V ＊Vtune -10% ，範圍為-1.782 ~ +1.782V ＊可看出電壓變異對於主電路之製程變異對於各項特性，無太大影響。

製程變異模擬-Buffer電路 Buffer電路之電壓變異模擬： Vbuffer (閘極) +10% (閘極) -10% (汲極) +10% (汲極) -10% 主頻(GHz)/ 輸出功率(dBm) 5.82 / 4.92 5.83 / 4.88 5.83 / 5.16 5.82 / 4.77 二倍頻(GHz)/ 11.65 / -27.87 -26.71 -39.47 -32.44 三倍頻(GHz)/ 17.47 / -26.55 17.48 / -23.97 -26.08 -24.69 Phase noise (dBc/Hz)@100KHz -98.84 -98.89 -98.88 -98.83 Tuning range 27.8% ＊Vbuffer(閘極+10%) ＝ +1.65V ＊Vbuffer(閘極-10%) ＝ +1.35V ＊Vbuffer(汲極+10%) ＝ +1.76V ＊Vbuffer(汲極-10%) ＝ +1.44V ＊可看出Buffer電路之製程變異對於各項特性，無太大影響。

Phase noise (dBc/Hz)@100KHz 製程變異模擬-溫度 溫度變異模擬： Model 25℃ 模擬 -25℃ 模擬 25℃ 模擬 75℃ 模擬 125℃ 主頻(GHz)/ 輸出功率(dBm) 5.82 / 6.32 5.825 / 5.00 5.83 / 3.54 5.83 / 1.89 二倍頻(GHz)/ 11.64 / -40.68 11.65 / -44.59 -48.13 11.66 / -45.62 三倍頻(GHz)/ 17.47 / -21.98 -25.58 17.49 / -29.25 -33.14 Phase noise (dBc/Hz)@100KHz -99.85 -100.4 -97.27 -95.33 Tuning range 26.7% 27.8% 24.8% 20.9% ＊可變電容隨溫度不同有不同的操作範圍： -25℃可調範圍 -1.8 ~ 1.8V 25℃可調範圍 -1.8 ~ 1.8V 75℃可調範圍 -1.8 ~ 1.5V 125℃可調範圍 -1.8 ~ 1.3V

製程變異模擬-寄生效應 寄生電容和電感模擬： 模擬A： 由於Vdd至LC-tank之間的線路較粗，所以模擬並聯500fF電容和串聯0.1nH。 模擬B： 由於LC-tank至差動對電晶體之間有較多線路，故模擬並聯50fF電容和串聯50pH。 模擬C： 線路在Pad和Buffer之間會有寄生效應，故考慮並聯500fF電容和串聯0.2nH。

製程變異模擬-寄生效應 寄生電容和電感模擬： 模擬 A 模擬B 模擬C 主頻(GHz)/ 輸出功率(dBm) 5.47 / 5.64 5.68 / 4.92 5.83 / 2.92 二倍頻(GHz)/ 10.93 / -46.84 11.35 / -39.63 11.66 / -34.72 三倍頻(GHz)/ 16.40 / -22.79 17.03 / -25.98 17.49 / -34.44 Phase noise (dBc/Hz)@100KHz -99.88 -99.33 -98.83 Tuning range 24.8% 26.2% 27.9%

本電路與現有技術之比較表 This Work Ref.[1] Ref.[4] Ref.[5] Technology UMC 0.18um TSMC 0.35um f0(GHz) 5.8 2 5 Vdd(V) 1.4 3 1.8 1.5 Power Diss.(mw) 14.5 22.62 8.1 Phase noise (dBc/Hz) @100KHz -100.4 -100 -85 -120.42 @1MHz Tuning range 27.8% 9.1% 2.86% 8.5% Output power(dBm) 5.00 2.33 -4 1~2

佈局與佈局驗證 晶片尺寸為0.721 X 0.754mm2

佈局與佈局驗證 DRC result： ＊11個DRC錯誤為1~6層的金屬面積無法使用到30%以上；但與CIC工程師 討論過後，這些錯誤為UMC合理的假錯誤。

佈局與佈局驗證 LVS result： ＊電路設計與Layout吻合，而出現於左方ERC Database之警告，這警告 佈局為電路中是否有違反到BJT or Diode of symbol標記的規定，與 CIC工程師們討論後，此警告可忽略。

預計規格表 Novel Extreme Low 2nd Harmonic Frequency and Wide Turning Range VCO Item Specification(unit) Vdd 1.4 V f0 5.825GHz Output power 5.00 dBm 2nd Harmonic Frequency Output power -44.59 dBm 3rd Harmonic Frequency Output power -25.98 dBm Phase noise -100.4 Tuning voltage -1.8 ~ 1.8 V Tuning Frequency 6.089 ~ 4.475 GHz Tuning Range 27.8% Power Consumption 14.5 mW Chip Area 0.721 X 0.754mm2

測試考量 本次量測是採取PCB的量測方式，將晶片與PCB上的電路經由鎊線完成連結，所使用的PCB是12mill的RO4003C板材，加上高頻小訊號流過輸出PAD和外部電路的Bond wire距離都要盡量減短，且要考量到經由PAD和Bond wire到PCB的寄生效應，所以訊號出晶片後要馬上接地，同時路徑長度越短越好。 由於Bond wire的寄生電感非常嚴重，我們也使用HFSS來模擬Bond wire的電感值，並納入量測時的考量，接著將電源和輸出信號線利用SMA接頭連接至實驗室的電源供應器與頻譜分析儀等儀器加以量測。

參考文獻 [1] Yao-Huang Kao and Meng-Ting Hsu,“Theoretical Analysis of Low Phase Noise Design of CMOS VCO,” IEEE Microwave and Wireless Compon Lett., VOL. 15, NO. 1, JANUARY 2005 [2] Xiaoyong Li , Sudip Shekhar and David J. Allstot, “Gm-Boosted Common-Gate LNA and Differential Colpitts VCO/QVCO in 0.18-um CMOS,” IEEE JOURNAL OF SOLID-STATE CIRCUITS., VOL. 40, NO. 12, DECEMBER 2005 [3] Nam-Jin Oh and Sang-Gug Lee, “11-GHz CMOS Differential VCO With Back-Gate Transformer Feedback,” IEEE Microwave and Wireless Compon Lett., VOL. 15, NO. 11, NOVEMBER 2005 [4] Y. K. Chu and H. R. Chuang, “A fully integrated 5.8 GHz U-NII band 0.18-um CMOS VCO,” IEEE Microwave and Wireless Compon Lett., vol. 13,no. 7, pp. 287–289, Jul. 2003. [5] Ming-Da Tsai, Yi-Hsien Cho ,and Huei Wang, “A 5-GHz Low Phase Noise Differential Colpitts CMOS VCO,” IEEE Microwave and Wireless Compon Lett., VOL. 15, NO. 5, MAY 2005

參考文獻 [6] J. Bhattacharjee, D. Mukherjee, E. Gebara, S. Nuttinck, and J. Laskar,“A 5.8 GHz fully integrated low power low phase noise CMOS LC VCOforWLANapplications,” IEEE Microwave and Wireless Compon Lett., Jun. 2002,pp. 585–588. [7] Emad Hegazi, Henrik Sjöland, and Asad A. Abidi , “A Filtering Technique to Lower LC Oscillator Phase Noise ,” IEEE JOURNAL OF SOLID-STATE CIRCUITS., VOL. 36, NO. 12, DECEMBER 2001 [8] Giuseppe De Astis , David Cordeau , Jean-Marie Paillot , and Lucian Dascalescu , “A 5-GHz Fully Integrated Full PMOS Low-Phase-Noise LC VCO,” IEEE JOURNAL OF SOLID-STATE CIRCUITS., VOL. 40, NO. 10, OCTOBER 2005

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