第5章 半导体存储器 存储器基本概念 随机存取存储器（RAM） 只读存储器（ROM） 存储器连接与扩充应用 微机系统的内存结构

5.1 概述 存储大量信息的介质 应用:分层存储结构 —— 计算机实现大容量记忆 功能的核心部件 第5章 半导体存储器 5.1 概述 存储大量信息的介质 —— 计算机实现大容量记忆 功能的核心部件 作用：存放待加工的原始数据和中间计算结果以及系统或用户程序等。 应用:分层存储结构 容量越大、存取速度越快、成本越低，则性能价格比越高。 南京航空航天大学 电子信息工程学院

内存（RAM+ROM）：（半导体存储器，本章内容) 磁盘 软盘：普通1.44M 硬盘：从 --GB ~ --TB 第5章 半导体存储器 内存（RAM+ROM）：（半导体存储器，本章内容) 磁盘 软盘：普通1.44M 硬盘：从 --GB ~ --TB 光盘 CD、DVD (650MB、4.7GB） 外存 磁光盘MO：高密度、快速、可靠性高、抗干扰强 可重复读写一千万次以上 存储器 e盘（USB接口的电子盘等……） 性能：容量、存取速度、成本 内/外部存储器－－高速存储／低速I/O、海量低成本 与CPU接口：串/并行（Serial/Parallel ) 南京航空航天大学 电子信息工程学院 3 3

主要对象:半导体存储器 CPU 地址总线 AB 存 I/O 输 出 储 接 入 口 设 器 备 数据总线 DB 控制总线 CB 第5章 半导体存储器 主要对象:半导体存储器 存 储 器 I/O 接 口 输 入 设 备 数据总线 DB 控制总线 CB 地址总线 AB 出 CPU 存储器访问： MOV [2000H], AX 　　　　　　 MOV　BL, [205AH] 南京航空航天大学 电子信息工程学院 取指/存取操作

重点:处理器与半导体存储器接口电路 系统工作:取指令/执行(读写变量) D0~D7 A0 A12 • WE OE CS1 CS2 MEMW 第5章 半导体存储器 重点:处理器与半导体存储器接口电路 系统工作:取指令/执行(读写变量) D0~D7 A0 A12 • WE OE CS1 CS2 MEMW MEMR 译码 电路 高位地址信号 • • • CPU 系统 Memory 芯片 处理器读写时序 --配合-- 存储器读写时序 唯一选中单元: 读/写

5.1.1 半导体存储器的分类 ——存储介质的类别和特点 第5章 半导体存储器 5.1.1 半导体存储器的分类 ——存储介质的类别和特点 半导体材料 — 半导体存储器； 磁性材料 — 磁带、软磁盘和硬磁盘存储器等； 光介质材料 — CD-ROM、DVD等。 存储器分类 （按介质） 半导体存储器分类 （1）按制造工艺分类 双极（TTL）型、MOS型：微机的内存主要为MOS型 （2）按存储原理分类 随机存取存储器RAM 、只读存储器ROM。

RAM具有易失性，可读，可写，常用于存放数据、中间结果等。 第5章 半导体存储器 RAM具有易失性，可读，可写，常用于存放数据、中间结果等。 ROM在程序执行时只能读不能写。常用于存放程序或不易变的数据。 掩膜ROM不可改写。 可编程PROM、EPROM、E2PROM及FLASH在 一定条件下可改写。 存储器及相关技术发展：大容量、高速、高集成度、低功耗等。 如：伪静态存储器PSRAM、高速缓存器Cache、快速页模式FPM- RAM、扩展数据输出EDO-RAM、Rambus-DRAM、各种同步 高速RAM（同步动态SDRAM、同步图形SGRAM、双倍及多速 率SDRAM，即DDR，DDR2，DDR3等）。 内存条（标准存储器模块） ：多片大容量RAM+控制电路。 对微机系统： ROM中的引导程序用于启动系统，然后再从外存中读取系统 程序和应用程序，加载到RAM中； 在嵌入式系统中： 通常直接运行ROM中的系统和应用程序。 南京航空航天大学 电子信息工程学院 7

5.1.2 存储原理与地址译码 保存数据 1. 存储芯片结构 存储体（存储矩阵） 外围电路 结构 译码电路、缓冲器 R/W 控制逻辑 第5章 半导体存储器 5.1.2 存储原理与地址译码 保存数据 1. 存储芯片结构 结构 存储体（存储矩阵） 外围电路 译码电路、缓冲器 R/W 控制逻辑 南京航空航天大学 电子信息工程学院 对选中单元正确读/写

存储体是存储芯片的主体，由基本存储单元按照一定的排列规律构成。 第5章 半导体存储器 存储体 存储体是存储芯片的主体，由基本存储单元按照一定的排列规律构成。 不同类型存储器具有不同的存储体结构，以实现快速读/写、大容量存储或非易失存储等性能。 地址译码 接收来自CPU的n位地址，经译码后产生2n个地址选择信号，实现对片内存储单元的选址。（有单译码和双译码两种方式 ） 控制逻辑 接收片选信号CS及来自CPU的读/写控制信号，形成芯片内部控制信号，控制数据的读出和写入。 数据缓冲器 寄存来自CPU的写入数据或从存储体内读出的数据。 南京航空航天大学 电子信息工程学院 9

2. 单译码结构 3. (X/Y)双译码结构 译码器为10:1024， 译码输出线 210＝1024 根。 引线太多，制造困难。 第5章 半导体存储器 2. 单译码结构 若要构成1K×1b个存储单元， 需10根地址线，1根数据线。 译码器为10:1024， 译码输出线 210＝1024 根。 引线太多，制造困难。 3. (X/Y)双译码结构 问题同上，用X、Y两个译码器。 每个有10/2=5个输入，25个输出， 共输出25 ×25=210（1024）个状态，而输出线只有2× 25 = 64根。 两个5:32译码器组成行列形式选中单元，大大减少引线。 10

例，如下的单译码电路，若n=4 , m=8, 则： 译码输出16根线，选中的单元输出8位数据。 南京航空航天大学 电子信息工程学院 第5章 半导体存储器 若译码选中的是一组基本存储电路，即可实现对这组电路的访问。 如，这组存储电路是8个存储单元。当一个地址被选中时， 构成该地址单元的8位阵列同时被读出（或写入）。 例，如下的单译码电路，若n=4 , m=8, 则： 译码输出16根线，选中的单元输出8位数据。 南京航空航天大学 电子信息工程学院

5.1.3 主要性能指标 1. 容量 一个存储器芯片能够存储的二进制信息。 存储器芯片容量=存储单元数×每单元的数据位数 第5章 半导体存储器 5.1.3 主要性能指标 1. 容量 一个存储器芯片能够存储的二进制信息。 存储器芯片容量=存储单元数×每单元的数据位数 例：6264 8KB = 8K × 8bit 6116 2KB = 2K × 8bit 1字节=8 bit；1KB=210字节=1024字节；1MB=210KB=1024KB； 1GB=210MB=1024MB；1TB=210GB=1024GB。 2. 最大存取时间 一次访问存储器(对指定单元的写或读)所需时间 这个时间的上限值即最大存取时间。 从收到CPU给出的地址到有效数据输出所需要的时间。 3.供电电压、逻辑电平、接口方式 传统：5V，标准TTL逻辑，并行接口; 现代：3.3V/2.5V/1.8V/1.5V, LVTTL/SSTL_2/SSTL_18/SSTL_15， 串/并行/ FIFO/双口等 南京航空航天大学 电子信息工程学院 其他指标 功耗、可靠性、集成度、价格等

5.2 随机存取存储器(RAM=Random Access Memory) 第5章 半导体存储器 5.2 随机存取存储器(RAM=Random Access Memory) 5.2.1 静态RAM(SRAM=Static RAM） 例：一片62256 为32K*8的RAM 地址线15根， 数据线8根， 控制信号3根（WE,OE,CE）。 常用RAM有： 6116 6264 62256 1. SRAM原理 基本存储电路: R-S触发器 双译码方式 R/W 0 写有效 1 读有效 CE 0 选中芯片 1 未选中

一个基本存储电路能存储1位2#数。 南京航空航天大学 电子信息工程学院 行/列选=1，选中单元 第5章 半导体存储器 一个基本存储电路能存储1位2#数。 行/列选=1，选中单元 （1）T1/T2组成双稳态触发器，保存数据。T3/T4为负载管。 （2）O1点为数据Q时，O2点为数据/Q。 （3）行选择线为1时， O1/ O2处的数据信息通过门控管T5/T6送至T7/T8 。 （4）列选择线为1时， T7/T8处的数据信息通过门控管T7/T8送至芯片C的引脚，读控制线有效则输出至数据线。 南京航空航天大学 电子信息工程学院 14

2. 典型存储器芯片HM6264BL DIP封装， 28PIN，单一5V电源供电。 （1）主要参数: 容量8K*8bit； 最大存取时间 第5章 半导体存储器 2. 典型存储器芯片HM6264BL DIP封装， 28PIN，单一5V电源供电。 （1）主要参数: 容量8K*8bit； 最大存取时间 70～120ns； 工作电流55mA； 2V(min)维持电压。 （2）引脚及其含义 双片选控制 南京航空航天大学 电子信息工程学院

（3）工作方式 南京航空航天大学 电子信息工程学院 Din 写 × 1 Dout 读 高阻 输出禁止 0 低功耗 I/O信号 工作方式 OE 第5章 半导体存储器 （3）工作方式 Din 写 × 1 Dout 读 高阻 输出禁止 　 0 低功耗 I/O信号 工作方式 OE WE CS2 CS1 表 5-1 HM6242BL工作方式功能表 南京航空航天大学 电子信息工程学院 16

处理器读写时序 --配合-- 存储器读写时序 第5章 半导体存储器 处理器系统与存储器典型连接 6264(例) D0~D7 D0~D7 存储芯片1 A0 A0 • • • • Memory 芯片 CPU 系统 • • • A12 A12 MEMW WE MEMR OE 译码 电路 高位地址信号 1CS1 • • • 1CS2 2CS1# 存储芯片2 唯一选中单元: 读/写 处理器读写时序 --配合-- 存储器读写时序

（4）HM6264BL读/写周期时序 ① 6264的读周期 参数见表5-2 第5章 半导体存储器 （4）HM6264BL读/写周期时序 ① 6264的读周期 参数见表5-2 读出时间tAA ：最大70ns，从地址有效到RAM数据线上出现有效 数据的时间。是RAM读操作速度快慢的主要指标。 读周期 tRC： 70ns（mim）, 连续两次操作存储器所需间隔的最小时间 。 它总是大于或等于读出时间。 正确读数： 地址有效经tAA后 ，且片选信号有效经tCO 及tOE后才 能收到数据。

② 6264写周期 参数见表5-3 注意： 南京航空航天大学 电子信息工程学院 CS1、CS2和WE同时有效，才可实现写操作； 第5章 半导体存储器 ② 6264写周期 参数见表5-3 CS1、CS2和WE同时有效，才可实现写操作； 在地址改变期间，WE必须为高，以防止地址变化期间有误码写入。 为此，WE必须在地址有效一段时间后才有效，使地址信号足够稳 定。 注意： 南京航空航天大学 电子信息工程学院

T1:输出地址; T2:总线转向; T3:存储器访问; T4:结束 第5章 半导体存储器 8086总线操作信号： T1:输出地址; T2:总线转向; T3:存储器访问; T4:结束 例：MOV [789AH], AX 对比--配合：8086存储器写

补充：典型存储器芯片和译码器芯片 第5章 半导体存储器 （1）62256（32K*8 SAM) （2）3-8译码器74LS138 第5章 半导体存储器 补充：典型存储器芯片和译码器芯片 （1）62256（32K*8 SAM) （2）3-8译码器74LS138 62256工作表 74LS138引脚功能 （1）控制信号：G1•G2A•G2B （2）CBA译码输入，Y0到Y7有效

5.2.2 动态RAM（DRAM） 1. 单管动态基本存储电路（1或0由电容C上有无电荷决定） 读时：D本为0，CD无电荷。 CD 第5章 半导体存储器 5.2.2 动态RAM（DRAM） 1. 单管动态基本存储电路（1或0由电容C上有无电荷决定） ① 设 T1导通时（字选线＝1），将 D＝1 写入，则C上有电荷。 ② 字选线撤消，T1截止。 ③ T1导通（字选线＝1）才能读。 读时：D本为0，CD无电荷。 导通时C上电荷转移到 CD 上，所以D为1； 若C上原无电荷，D为0； 字选线“1” 数据线D“1” CD ES(－) C T1 S D G 电容C通常小于数据线上的分布电容CD ，每个数据读出后，C上的电荷经CD释放，信息被破坏。所以需要刷新（周期性充电）。刷新时间2ms—8ms。（刷新即在数据线上加电压，给C充电，然后关断T。） 利用MOS管栅极和源极之间的电容C来存储信息

动：集成度高，速度慢，功耗低，刷新电路复杂。 静：容量小，速度快，功耗大，无刷新电路。 第5章 半导体存储器 动、静RAM比较： 动：集成度高，速度慢，功耗低，刷新电路复杂。 静：容量小，速度快，功耗大，无刷新电路。 2. 典型芯片uPD424256 424256的容量是256K×4bit, 片内需log2256K=18个地址信号。 外接9根地址线，由内部多路开关对行、列地址作分时复用。 四类周期：读/写， “读-修改-写”，页模式。刷新周期

5.2.3 随机存取存储器RAM的应用 多处理器系统与高速处理器系统 1. 多处理器和掉电保护特殊需要 2. 读写速度与容量提高 第5章 半导体存储器 5.2.3 随机存取存储器RAM的应用 多处理器系统与高速处理器系统 1. 多处理器和掉电保护特殊需要 双口RAM(DPRAM-Dual Port RAM): CY7C132 , DS1609 先入先出RAM(FIFO-RAM): CY7C4221: 1K*9同步；4251:8K NVRAM(Non Volatile RAM) 2. 读写速度与容量提高 主要通过DRAM改进，缩短延迟、提高带宽并结合应用采取专门措施帮助提高系统性能；引入高速缓存技术，提高系统级存储器读/写速度： 预测技术(快速页模式FPM，扩展数据输出EDO) 同步DRAM（SDRAM） 串行接口的RDRAM 南京航空航天大学 电子信息工程学院

5.3 只读存储器（ROM） —— 非易失的，只读，专用工具写入 5.3.1 掩膜ROM和PROM 1. 掩膜ROM 第5章 半导体存储器 5.3 只读存储器（ROM） —— 非易失的，只读，专用工具写入 5.3.1 掩膜ROM和PROM 1. 掩膜ROM 掩膜ROM芯片所存储的信息由芯片制造厂家完成，用户不能修改。 掩膜ROM以有/无跨接管子来区分0/1信息： 有为0， 无（被光刻而去掉）为1。 例:4×4bit掩膜ROM 位线 字线 D3 D2 D1 D0 单元0 1 单元1 单元2 单元3

2. PROM （Programmable ROM） 第5章 半导体存储器 2. PROM （Programmable ROM） 典型的PROM基本存储电路。 芯片出厂时，开关管T1与位线（数据线）之间以熔丝相连。 用户可对其进行一次性编程（熔断或保留熔丝以区分“1/0”）： 当加入写脉冲，某些存储单元熔丝熔断，信息永久写入，不可再次改写。 PROM的写入要由专用的电路（大电流、高电压）和程序完成。 南京航空航天大学 电子信息工程学院 26

5.3.2 可擦除的PROM（Erasable Programmable ROM） 第5章 半导体存储器 5.3.2 可擦除的PROM（Erasable Programmable ROM）  UVEPROM（ EPROM）/EEPROM或E2PROM （1）当SD间的浮栅有足够电荷积累时，记录的信息为‘0’，没有电荷积累信息为‘1’。 （2）出厂时全为‘1’，可多次编程。编程施加脉冲后，某些存储单元的PN结表面形成浮动栅，阻挡通路，实现了信息写入。 （3）用紫外线照射可驱散浮动栅（浮栅上的电荷形成光电流泄漏），原有信息全部擦除（擦除后内容全为‘1’），便可再次改写。 1. EPROM（紫外线可擦除） G S D

典型芯片（ Intel 27系列） 2716 2K×8bit 通常可互换。有专用写入器。 2732 4K×8bit 第5章 半导体存储器 典型芯片（ Intel 27系列） 2716 2K×8bit 2732 4K×8bit 27512 64K×8bit 通常可互换。有专用写入器。 编程电压Vpp12.5V (14.0VMax) 读周期类似于SRAM: 当/CE和/OE=0时输出 如：27256为32K×8 EPROM 2. EEPROM/E2PROM 特点： （1）在线改写，简单，单一5V电 源下即可完成。 （2）具备RAM/ROM的优点，擦 除与写入同步，约10ms（写 入时间较长)。有些E2PROM 设有写入结束标志，以供查 询或申请中断。 （3）接口形式有：并行(2864)/串 行(AT24C01A，128×81Kb）

最大存取时间200ns，编程和工作电压均为+5V 第5章 半导体存储器 擦除时间≈10ms 典型芯片 Intel 2864, 8K×8 引脚与EPROM 2764 完全兼容 最大存取时间200ns，编程和工作电压均为+5V AT24CxxA 3. OTPROM（One Time PROM） 除了没有擦除窗口，其他工艺与EPROM完全相同。可用普通 编程器对其编程（只能一次）。 南京航空航天大学 电子信息工程学院

4. 快擦写存储器（Flash ROM或Flash Memory） 闪速存储器，简称闪存，特殊的E2PROM ---大容量 第5章 半导体存储器 4. 快擦写存储器（Flash ROM或Flash Memory） 闪速存储器，简称闪存，特殊的E2PROM ---大容量 ---快速全擦除（擦除的是整个存储器阵列或者是一个大 的存储单元块，而非一个一个字节。 擦除时间较长，擦除次数有限。） 主要的闪存技术—— NOR：并行总线，易与CPU总线相连，芯片内执行特性。 用于存放程序/数据。 典型芯片 28F001 128K*8 CMOS FM(兼容F010) 28F200BX(=002) 128K*16，256K*8) HN28F101 128K*8位(12V Vpp/5V Vcc) 擦除次数：10,000(旧) ~1,000,000次(新) NAND：复杂的I/O接口来串行地存取信息，格式和方法可能 各不相同，8个引脚用来传送控制、地址和数据信息。 用于存放数据。 U盘、CF、SD、MMC等存储卡都使用NAND闪存。

5.4 存储器连接与扩充应用 5.4.1 存储器芯片选择 需考虑的问题 ① 总线连接（AB、CB、DB） ② 电平/时序配合 第5章 半导体存储器 5.4 存储器连接与扩充应用 用存贮芯片构成存贮系统，或对已有的存贮系统进行容量扩充， 需要通过总线将RAM、ROM芯片同CPU连接起来，使之协调工作。 需考虑的问题 ① 总线连接（AB、CB、DB） ② 电平/时序配合 ③ 驱动能力（加驱动芯片） ④读写逻辑/效率 5.4.1 存储器芯片选择 1. 类型选择 根据 RAM、ROM、E2PROM、Flash ROM 的特点与系统需求。 2. 连接接口电平 CPU总线与存储器连接引脚的电平标准应相同（同为TTL、 CMOS、LVTTL、SSTL2、SSTL18等），有时需加电平转换电路。 南京航空航天大学 电子信息工程学院

3. 存储器芯片与CPU的时序配合 南京航空航天大学 电子信息工程学院 在CPU时序介绍中了解到：CPU进行读/写操作的时序是固定的。 第5章 半导体存储器 3. 存储器芯片与CPU的时序配合 在CPU时序介绍中了解到：CPU进行读/写操作的时序是固定的。 从T1状态开始到地址信号有效：TCLAVmax=110ns （地址有效延迟） 对MEM，从外部输入地址信号有效，到将内部数据送至数据总线上的时序也是固定的。 6264读取时间tAAmax＝70ns 8088读周期时序 南京航空航天大学 电子信息工程学院 32

南京航空航天大学 电子信息工程学院 6264读周期时序 CPU：TCLAVmax=110ns （地址有效延迟） 第5章 半导体存储器 6264读周期时序 CPU：TCLAVmax=110ns （地址有效延迟） 8088读周期时序（4.77MHz时） MEM： 6264读取时间tAAmax=70ns 从T1状态开始到 6264 中指定单元读出信息到数据总线上的时间为： TCLAVmax＋tAAmax＝110ns＋70ns＝ 180 ns 南京航空航天大学 电子信息工程学院 33

当CPU与MEM连接时，两者时序要配合。 即，当CPU发出读数据信号的时侯，存储器已把数据输出并稳定在数据总线上，这时CPU才能读到数据。 第5章 半导体存储器 当CPU与MEM连接时，两者时序要配合。 即，当CPU发出读数据信号的时侯，存储器已把数据输出并稳定在数据总线上，这时CPU才能读到数据。 前已述及—— 从T1状态开始到 6264 中指定单元读出信息到数据总线上的时间为： TCLAVmax＋tAAmax＝110ns＋70ns＝ 180 ns CPU在T3的下跳沿（T3、T4交界处）采样数据总线以得到数据。 为确保采样的数据是可靠的，要求RAM输出到总线上的数据比T3后沿提前 TDVCL时间已稳定 。 即：3T-TDVCL=3×200ns-30ns=570ns 570ns＞180ns，结论：6264能与CPU在时序上很好地配合。 注意：（1）有时需要在T3~T4间插入Tw。 （2）为简化外围电路及充分发挥CPU的工作速度，应尽 可能选择与CPU时序相匹配的芯片。 南京航空航天大学 电子信息工程学院 34

5.4.2 存储器容量扩充(以RAM扩充为例，ROM的与之相同。) 第5章 半导体存储器 5.4.2 存储器容量扩充(以RAM扩充为例，ROM的与之相同。) 当单片存储器芯片的容量不能满足系统容量要求时，可多片组合以扩充位数或存贮单元数。 1. 存储器位扩充(扩充字长) 例：用8K×8bit的6264扩充形成8K×16bit的芯片组。 方法—— 两个芯片的地址线、片选 信号及读/写控制线分别互 连； 两个芯片的数据线各自独 立，一片作低8位（D0~D7), 另一片作高8位（D8~D15）。 即，每个16位数据的高/低 字节 分别存于两个芯片， 一次读/写操作同时访问两 个芯片中的同地址单元。

例：用8K×8b的6264扩充为32K×8b的存储区(地址:0000-7FFFH)。 第5章 半导体存储器 2. 存储器单元数扩充(扩充数量) 例：用8K×8b的6264扩充为32K×8b的存储区(地址:0000-7FFFH)。 连接时：⑴ A0~A12，D7~D0，R/W等同名信号连接在一起。 ⑵ 由于容量的扩充，增加了两位地址线，译码后产生 4个片选信号，用于区分4个芯片。 A14 A13= 00, 01, 10, 11 A12-A0: 000…00 - 111...11 6000- 4000- 2000- 0000- 7FFF 5FFF 3FFF 1FFF 32K的地址范围在4个芯片中的分配

称地址线A0～A12实现片内寻址，A13～A14实现片间寻址。 多片存储芯片构成存储器时的地址编码原则： 第5章 半导体存储器 8K×8芯片 A14 A13 A12～A0 地址范围 0＃ 0 0 0…00 至 1…11 0000H—1FFFH 1＃ 0 1 2000H—3FFFH 2＃ 1 0 4000H—5FFFH 3＃ 1 1 6000H—7FFFH 称地址线A0～A12实现片内寻址，A13～A14实现片间寻址。 多片存储芯片构成存储器时的地址编码原则： 低位地址总线作为片内寻址，高位地址线用来产生存储芯片的 片选信号线（设计专门的片选译码电路）。 当单元数与位数都要扩充时，将以上两者结合起来。如： 用8K×8芯片构成32K×16存储区，需要4×2个芯片。 （1）先扩充位数，每2个芯片一组，构成4个8K×16芯片组； （2）再扩充单元数，将这4个芯片组组合成32K×16存储区。 南京航空航天大学 电子信息工程学院 37

5.4.3 RAM存储模块 ——存储器扩充实例 RAM模块（内存条），集成DRAM基本存储电路及动态刷新 电路在片内。 第5章 半导体存储器 5.4.3 RAM存储模块 ——存储器扩充实例 RAM模块（内存条），集成DRAM基本存储电路及动态刷新 电路在片内。 模块:不同的标准(机械/电气) 30线（8+1位）SIMM, 72线（32+4位）SIMM; 168线、184线、240线（64+8位）DIMM (DDR, DDR2..) 240线 内存条 参考P220 原理图

5.5 CPU与存储器的典型连接 5.5.1 8086/8088 CPU的典型存储器连接 第5章 半导体存储器 5.5 CPU与存储器的典型连接 5.5.1 8086/8088 CPU的典型存储器连接 设CPU引脚已连接外围芯片（锁存器、驱动器）形成三总线， 可以连接存贮器或I/O接口电路。 以8088系统总线与SRAM连接为例，AB、CB、DB如何连？ 地址连接是关键：片内（低地址），片选（高位地址） 片选译码方法：全译码; 部分译码; 线选译码 （1）全译码法 片内寻址未用的全部高位地址线都参加译码，译码输出作为片选 信号，使得每个存贮器单元地址唯一。一般用3-8译码器等实现。 （2）部分译码法 片内寻址未用的部分高位地址来译码产生片选信号（简单）。 （3）线选法 片内寻址未用的任一根高位地址线做为片选信号，直接连接各存 储器的片选端来区别各芯片的地址。

注：MEMW=IO/M+WR MEMR=IO/M+RD 第5章 半导体存储器 例：用4片6264构成32K×8的存贮区。 0#：00000H～01FFFH 1#：02000H～03FFFH 1. 全译码 片内寻址未用的全部高位地址线都参加译码，产生片选信号。 注：MEMW=IO/M+WR MEMR=IO/M+RD 整个32K×8存储器的地址范围： 00000H—07FFFH 全译码的优点 地址唯一实现 地址连续 便于扩充

将高位地址全为0的一段称为基本存贮器地址，编程时使用。 第5章 半导体存储器 2. 部分译码法 片内寻址未用的部分高位地址来译码产生片选信号 例：A19～A15 = XXXXX 　 A14A13 = 00, 01, 10, 11 　　A12～A0 片内译码 缺点：地址重叠 每个地址有 25个重叠地址 A19～A15 = 00000 　 00001 : 　　 11111 25个译码 地址重叠 部分译码（0#） 00000～01FFFH 08000～09FFFH 10000～09FFFH = 32段 …… 将高位地址全为0的一段称为基本存贮器地址，编程时使用。

3. 线选法 例：A16～A13 用作片选， A19～A17 = XXX (000～111任意) 线选译码 特点：也有地址重叠区； 第5章 半导体存储器 3. 线选法 高位地址线直接连接各存储器芯片的片选端来区别各芯片的地址 8 例：A16～A13 用作片选， A19～A17 = XXX (000～111任意) 线选译码 特点：也有地址重叠区； 各芯片间地址不连续。 芯片 A19～ A17 A16～A13 A12～A0 地址范围 0# 000 0111 00…0～11…1 0E000H～0FFFFH 1# 1011 16000H～17FFFH 2# 1101 1A000H～1BFFFH 3# 1110 1C000H～1DFFFH 注意：软件上必须保证这些片选线每次寻址时只能有一位有效，不 能多于一位同时有效。 42

用户扩展存储器地址空间的范围决定了存储芯片片选信号的实现方式。 第5章 半导体存储器 例：用4片6264构成32K×8的存贮区（补充） 0#：00000H～01FFFH 1#：02000H～03FFFH 1. 全译码 片内寻址未用的全部高位地址线都参加译码，产生片选信号。 片内未用的高位地址线经译码后，做各存储芯片的片选。IO/M信号也可参与译码控制。 用户扩展存储器地址空间的范围决定了存储芯片片选信号的实现方式。 注：MEMW=IO/M+WR MEMR=IO/M+RD 整个32K×8存储器的地址范围： 00000H—07FFFH 次高位地址线A15~A13译码后产生片选信号区分4个存储芯片； 最高位地址线A19~A16（及IO/M）作片选信号有效的使能控制。 全译码的优点 地址唯一实现 地址连续 便于扩充

1. 给定芯片容量和规格，在规定的地址范围（地址总线信号 AB），设计出正确的译码电路； 第5章 半导体存储器 总结： 1. 给定芯片容量和规格，在规定的地址范围（地址总线信号 AB），设计出正确的译码电路； 2. 给定译码电路，读懂译码原理，写出芯片译码信号对应的地址范围 关键：根据容量确定片内译码所需地址线（Ax - A0）； 根据高位地址写出译码电路的逻辑关系或列表。 如 6264 (8K) ：A0~A12；要求A0000H ~ A1FFFH 地址: 1010 000 0 0000 0000 0000 A0000H ~1010 000 1 1111 1111 1111 ~A1FFFH 片选译码(逻辑) 片内译码 设计相应逻辑关系或电路 南京航空航天大学 电子信息工程学院

5.5.2 80386/Pentium CPU的典型存储器连接 南京航空航天大学 电子信息工程学院 第5章 半导体存储器 5.5.2 80386/Pentium CPU的典型存储器连接 为了向下兼容， 16/32位及以上CPU，既要能读/写字节，还要 具备16位及以上数据的读/写功能。 在存储系统设计中，要保证读/写时序的效率，就要考虑存储单 元的地址对齐：对齐时一次可完成16位/32位/64位的数据读/写。 16位数据的存放地址为2的倍数（偶数地址，A0=0）； 32位数据的存放地址为4的倍数（A1=A0=0）； 64位数据的存放地址为8的倍数（A2=A1=A0=0），依次类推。 对8086，BHE/A0分别为接在高/低8位数据总线上设备的片选信号 BHE A0 数据传送状态 0 0 传送16位 D15~D0 同时对两个存储体访问 0 1 传送高8位 D15~D8 奇地址访问 1 0 传送低8位 D7~D0 偶地址访问 1 1 无操作 无存储器操作 南京航空航天大学 电子信息工程学院

存储系统设计保证了4n+0地址单元中的数据字节对应D7～D0， 4n+1地址单元字节对应D15～D8， 第5章 半导体存储器 80386：利用高30位地址线A31～A2与4字节使能信号BE3～BE0， 形成字节、字或双字数据传输。 由CPU内部根据地址线A1、A0产生 存储系统设计保证了4n+0地址单元中的数据字节对应D7～D0， 4n+1地址单元字节对应D15～D8， 4n+2地址单元字节对应D23～D16， 4n+3地址单元对应D31～D24。 南京航空航天大学 电子信息工程学院 46

Pentium：内部寄存器32位，通过片内高速缓存形成64位数据 总线，因而主存储器通常按64位来构造。 第5章 半导体存储器 Pentium：内部寄存器32位，通过片内高速缓存形成64位数据 总线，因而主存储器通常按64位来构造。 Pentium利用高29位地址线A31～A3与8字节使能信号BE7～BE0， 形成字节、字、双字或四字数据传输。 由CPU内部根据地址线A2、A1、A0产生 地址单元8n+0 中对应数据 D7～D0 8n+1 中对应数据 D15～D8 8n+2 中对应数据 D23～D16 8n+3 中对应数据 D31～D24 8n+4 中对应数据 D39～D32 8n+5 中对应数据 D47～D40 8n+6 中对应数据 D55～D48 8n+7 中对应数据 D63～D56 注意： 若非8倍数为起始地址 (非对齐)： 四字读写两次总线访问 两次传送的数据总数为 16字节，但有效数据只 有8字节。 Pentium:四字边界(Quad Word Boundary） 80386:双字边界（Double Word Boundary）

否则本来一次访问就可完成的操作将被迫拆分为两次操作。 第5章 半导体存储器 例：非8整数倍地址203A23H寻址4字。 （1）地址203A20H  读203A23H～203A27H 5个字节 字节使能信号设置 BE7#～BE3#＝0, BE2#～BE0#＝1 读低位部分的5个有效字节 （2）地址203A28H  读203A28H～203A2AH 3个字节 字节使能信号设置 BE7#～BE3#＝1, BE2#～BE0#＝0 读数据高位部分的3个有效字节 203A20H 203A28H 203A23H Pentium CPU存储变量地址边界对齐的一般结论： ① 字节访问使用任意地址； ② 单字访问使用偶数地址； ③ 双字访问使用4倍地址； ④ 4字访问使用8倍地址，依次类推。 否则本来一次访问就可完成的操作将被迫拆分为两次操作。

5.6 微机系统的内存结构 5.6.1 分级存储结构 配合处理器速度：分级存储技术，引入高速缓存; 第5章 半导体存储器 5.6 微机系统的内存结构 配合处理器速度：分级存储技术，引入高速缓存; 多任务/多用户系统：虚拟存储器, 扩大存储空间, 保护措施。 5.6.1 分级存储结构 三级：高速缓冲存储器、内部存储器和外部（辅助）存储器。 CPU可以直接访问高速缓存和内存。 硬盘等， 兼作虚拟存储器 由动态RAM构成 由静态RAM构成 由Cache控制器管理传输

5.6.2 高速缓存Cache 高速缓冲存储器基于专门的电路(控制)算法： Cache存储系统基本结构 南京航空航天大学 电子信息工程学院 第5章 半导体存储器 5.6.2 高速缓存Cache 高速缓冲存储器基于专门的电路(控制)算法： 命中，直接读写；未命中，CPU访问主存，插入等待。 Cache控制器 Cache存储系统基本结构 南京航空航天大学 电子信息工程学院

5.6.3 虚拟存储器与段页结构 存储器虚拟存储器--分段分页结构:支持多用户、多任务软件 第5章 半导体存储器 5.6.3 虚拟存储器与段页结构 存储器虚拟存储器--分段分页结构:支持多用户、多任务软件 虚拟存储器采用硬件和软件的综合技术，将主存（内部存储器）和辅存（外部存储器）的地址空间统一编址，形成一个庞大的存储空间。 分段/分页:便于处理器(实际)有效管理 需要存储器管理单元（MMU）提供专门的管理机制 Intel 80386以后的CPU(IA-32)提供了虚地址保护模式，专门用于虚拟存储器程序的运行和数据处理，提供相应的分段与分页机制: 段48位存储器指针: 段选择符16位长，偏移量32位长 如 1230：9ABC5678H 页:页机制提供虚拟存储管理的合适存储块大小(如1K/4K/1M) 南京航空航天大学 电子信息工程学院

CPU 系统互联 代码段CS:IP 取指令 地址总线 AB 虚拟存储器 存 I/O 输 出 海量存储器 储 接 入 数字量I/O 设 器 口 第5章 半导体存储器 代码段CS:IP 取指令 存储器访问 ：MOV [2000H], AX MOV BL, [205AH] 存 储 器 I/O 接 口 输 入 设 备 数据总线 DB 控制总线 CB 地址总线 AB 出 CPU 虚拟存储器 海量存储器 数字量I/O 模拟量I/O 系统互联 I/O操作：IN AL, DX IN AX, 40H OUT DX, AL OUT 41H, AX 第6章