第七章 可编程逻辑器件 PLD 7.1 PLD 概述 7.1.1 PLD 的电路结构及分类 7.1.2 PLD 的编程工艺及描述的逻辑规则和符号 7.1.3 PLD 的设计过程及主要优点 7.2 只读存储器 7.2.1 ROM 的内部结构 7.2.2 用ROM 实现组合逻辑设计 7.2.3 常用的LSI ROM器件 7.3 可编程逻辑阵列 7.4 可编程阵列逻辑 7.4.1 组合PAL器件 7.4.2 时序PAL器件 7.5 通用逻辑阵列概述 7.5.1 GAL器件的主要特点 7.5.2 GAL器件的基本机构 7.5.3 GAL器件的命名及分类 7.6 硬件描述语言

7.1 PLD (Programmable Logic Device)概述 用户可以用开发工具按照自己的功能设计要求，对芯片功能进行编程的大规模集成电路器件 优势： 简化设计过程、 降低系统的体积和成本， 提高系统可靠性的需求 PLD器件的发展历史： 最早是4、5篇晶体管-晶体管逻辑电路集成到一片上去 可擦可编程只读存储器EPROM、 电可擦除可编程只读存储器EEPROM。 静态随机存取存储器SRAM 可以完成简单的逻辑功能，用于小型的逻辑实现。

7.1 PLD (Programmable Logic Device)概述 可编程阵列逻辑PAL 通用阵列逻辑GAL 结构仍简单，用于实现规模较小的逻辑，具有价格、速度等方面的优势。 复杂可编程阵列逻辑器件CPLD 现场可编程门阵列FPGA。 结构复杂，用于实现较大规模的逻辑电路。

7.1 PLD (Programmable Logic Device)概述 Pm-1 • • • 与阵列 或阵列 • • • m个乘积项 I0 In-1 • • • n 个输入 O0 Ob-1 b 个输出 • • • 通过这些单元进行编程可完成“任意的”逻辑功能； 功能强弱取决于片内单元的数目和阵列的大小； 相同面积上，PLD可实现大于逻辑门实现的功能。

7.1 PLD (Programmable Logic Device)概述 • • • m个乘积项 P0 Pm-1 与阵列 或阵列 O0 Ob-1 b 个输出 • • • 或项输出 输出电路 • • • n 个输入 I0 互补输入 In-1 输入电路 淡化变量代数形式

7.1 PLD (Programmable Logic Device)概述 与项 与阵列 输入 互补输入 或阵列 输出 输出电路 或项 电路 反馈输入 组合PLD 是否包含寄存器 时序PLD PLD的分类 只读存储器（ROM） 可编程逻辑阵列（PLA） 内部结构及编程方式 可编程阵列逻辑（PAL） 通用逻辑阵列（GAL）

7.1.2 PLD 的编程工艺及描述的逻辑规则和符号 一、PLD 的编程工艺 1.掩膜可编程PLD：mask PLD 对编程点进行连接或者不连接的处理，功能不可改，成本过高因此适于大量制造 2.现场可编程PLD： PPLD (可编程PLD) 连接点同置为1，用户根据功能，电击毁方式烧断预制接点，一次性编程。 EPPLD (可擦除可编程PLD) 每个编程点可保持很久，用紫外线照射可擦出编程点。　　　　　　 EEPPLD (E2PPLD， 电可擦除可编程PLD) 用电擦出编程点

二、PLD 的描述规则和符号 ⑴ 输入缓冲器 每一个PLD输入变量应同时向内部电路提供原、反两种形式的变量，而且为了减少驱动该输入引脚的点流量，必须才用输入缓冲器。 A B C 0 1 1 1 0 Ａ Ｂ Ｃ 逻辑图 真值表

二、PLD 的描述规则和符号 ⑵ PLD 编程点的连结方法 固定连接 编程连接 不连接 × ⑶ 与门的表示 F 分立元件 PLD 结构 A B C F 分立元件 PLD 结构 ⑷ 或门的表示 F 分立元件 PLD 结构 D A B C

二、PLD 的描述规则和符号 ⑸ 与门的缺省状态 当一个输入缓冲器的互补输出同时接到某一个单独乘积项 时，该乘积项的输出总为０。如图中Ｄ： D = A•A • B • B = 0 这种状态称为与门的缺省状态。可用乘积项Ｅ的符号表示。 A B D E F 0 0 0 0 1 0 1 1 0 1 1 Ａ Ｂ Ｄ Ｅ Ｆ 输出F与任何输入项无相连，总是“浮动”到逻辑“1”（恒1输出），导致与门关闭。

7.1.3 PLD 的设计过程及主要优点 一、 PLD的设计过程 • 所需设备：两大类 1. 可编程逻辑开发软件 （编辑连接点的情况） • • 所需设备：两大类 1. 可编程逻辑开发软件 （编辑连接点的情况） 2. 编程器 （下载到连接点阵列里） •

1. 设计输入：将逻辑问题用PLD语言（或者逻辑图）描述出来，如VHDL语言。 设计过程分三个阶段： 1. 设计输入：将逻辑问题用PLD语言（或者逻辑图）描述出来，如VHDL语言。 2. 设计实现：PLD软件进行编译成编程文件，由编程器写入芯片 3. 设计验证：一是模拟功能，检查各临界定时路径； 二是在电路板上测试。 一旦完成了编程，则芯片内编程信息不会丢失。 传统的原理图 硬件描述语言 设计 初步的 数字系统 仿真 正确的 数字系统 印制线路板 数字系统的PCB PLD在线修改 最终的 数字系统

PLD的主要优点： 1、简化系统设计 用户自定义功能能够满足各种使用需求，高效利用芯片减少分离芯片的数量。 分离芯片的布线不自由，而芯片内部布线短并且耗电小 2、功能集成度高 PLD可以替代4-12个中小规模芯片，更高的空间利用率，减少电路板的大面积和体积。 实现成本降低 3、可靠性高 减少出错的因素、潜在出错的器件以及连线 大量生产前验证方案的正确性、可靠性以及电路规模。

7.2 只读存储器 Read Only Memory 只读存储器按内部结构可分为： 固定只读存储器 ROM 可编程只读存储器 PROM 可擦除可编程只读存储器　　EPROM 电可擦除可编程只读存储器 EEPROM 特点： 与阵列——固定 或阵列——可编程 ROM属于组合PLD 2n×b ROM 地址输入 数据输出 A0 A1 D0 PPLD：内部存储位（编程点）都有二极管或三极管连接，在交付使用前为全1，编程过程为电击毁方式。 EPPLD：内部存储位（编程点）由浮栅MOS管连接，每个浮栅MOS管有两个门，其浮栅门被高绝缘材料包围。编程前浮栅上无电荷，MOS管截止（存0）；编程时在浮栅门上加入高压，使电荷雪崩注入到浮栅上，从而使浮栅门导通（存1）。在撤消高压后，电荷仍保存在浮栅上（至少十年）。擦除时用紫外线照射使浮栅上的电荷获得能量而被释放。 A2 Db-1 An-1 一个n位地址对应一个b位二进制数 容量为 2n*b bits

m0 A0 m1 m2n-1 An-1 或门 或门 或门 F0（D0） F1（D1） Fb-1（Db-1） 将真值表存入ROM中可以得到函数F。

7.2.1 ROM 的内部结构 × D m0 m1 m2 m3 +Ev A B A B m0 m1 m2 m3 D 熔丝 与阵列：固定 A B m0 m1 m2 m3 × 早期ROM采用的耦合元件是二极管，目前用双极型晶体管。 D 或阵列：可编程 D =F（ m0, m1 , m2 , m3)

举例：实现逻辑函数 D = AB+AB A B m0 m1 m2 m3 输入变量 D 输出函数 与阵列：固定 或阵列：可编程 早期ROM采用的耦合元件是二极管，目前用双极型晶体管。 D 输出函数 或阵列：可编程

用 TTL 电路构成的 8 ×2 ROM的逻辑图 +5V D0 = m3+ m5+ m6+ m7 +5V 存储体 +5V D0 D1 /D0 /D1 74LS14 地址译码电路 +5V /ROW0 /ROW1 /ROW2 /ROW3 /ROW4 /ROW5 /ROW6 /ROW7 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C A0 A1 A2 G1 G2A G2B

32K ×8 EPROM组成框图 （512 ×64 存储阵列）×8 位 = 512 ×512 地址总线 A0 A1 A4 A5 A2 A3 （512 ×64 存储阵列）×8 位 = 512 ×512 地址总线 1 单元 511 单元 0 单元 A0 A1 A4 A5 A2 A3 A6 A7 A13 A14 m0 m1 m511 9—512 地址 译码器 1 63 1 63 1 63 1 63 1 63 64—1 多路 选择器 64—1 多路 选择器 64—1 多路 选择器 64—1 多路 选择器 64—1 多路 选择器 D7 D6 D2 D1 D0 数据总线

7.2.2 用ROM实现组合逻辑设计 例1 将 4 位二进制数转换为 Gray 码。 B3 B2 B1 B0 G3 G2 G1 G0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 B3 B2 B1 B0 与阵列 m0 1 3 5 7 9 11 13 15 2 4 6 8 10 12 14 或阵列 G3 G2 G1 G0

例2. 用ROM实现4 × 4乘法器 乘积的取值参见书表7.1。 D0 D1 28 × 8 ROM A4 A5 A6 A7 X0 X1 X2 乘数 A0 A1 被乘数 A2 A3 Y0 Y1 Y2 Y3 D2 D3 D4 D5 D6 D7 P0 P1 P2 P3 P4 P5 P6 P7 乘积 乘积的取值参见书表7.1。

7.3 可编程逻辑阵列 (PLA) Programmable Logic Array 特点：与、或阵列都可编程 1. 针对逻辑函数的最简与或式—— PLA中的与阵列被编程产生所需的全部与项 PLA中的或阵列被编程完成相应与项间的或运算 并最终产生输出。逻辑功能越复杂，其优点越明显。 这样，就大大提高了芯片面积的有效利用率。 2. 组合PLA和时序PLA(包含有触发器)。

例 具有6个与项的4×3PLA的电路。 I1 I2 I3 I4 P1 P2 P3 P4 P5 P6 O1 O2 O3

例 具有6个与项的4×3PLA的电路。 P1 P2 P3 P4 P5 P6 I1 I2 I3 I4 O1 O2 O3

例 用PLA 实现4 位二进制数转换为 Gray 码。 G3 = B3 G2 = B3B2+B3B2 G1 = B2B1+B2B1 G0 = B1B0+B1B0 B3 B2 B1 B0 G3 G1 G0 G2 P1 P2 P3 P4 P5 P6 P7

7.4 可编程阵列逻辑 (PAL) Programmable Array Logic 特点：固定的或阵列和可编程的与阵列 PAL与ROM相反，与同样位数的PLA相比，PAL减少了编程点数，从而简化了编程工作(或阵列固定，仅对与阵列编程，工作单一)。这样，就更有利于辅助设计系统的开发。 1. 大多数的PAL提供7~8个与项( P1 ~ P8 )。 2. PAL器件可分为组合PAL和时序PAL两大类。

7.4.1 组合 PAL 器件 组合PAL 的基本结构框图 输入 I0~I(n-1) n O0~O(s-1) s l k P0 ~P(k-1) O 输出 IO 输出 IO0~IO(l-1) 与阵列 (可编程) 或阵列 （固定） 具有三态输出功能的PAL结构，器件PAL16L8，如书图7.20。 10个纯输入引脚 I0~I9 6个IO引脚(反馈)提供的输入引脚 IO2~ IO7 8个输出(或阵列)O1， IO2~ IO和O8 与阵列(16×2) × (8× 8)O2~ L：输出形式(L—低有效， H—高有效， C—互补)

7.4.1 组合 PAL 器件 PAL器件采用肖特基TTL和双极型熔丝式（可编程）连接工艺。 基本门阵列结构，如图所示： I0 I1 I2 与阵列 或阵列 O1 O2 O0

7.4.1 组合 PAL 器件 1. 基本与或阵列结构，如图所示： 与阵列 Oi I0 I2 I3 I1 或阵列

7.4.1 组合 PAL 器件 2. 异步可编程I/O结构(三态输出)，如图所示： 与阵列 I/O I0 I2 I1 EN 或阵列

7.4.2 时序 PAL 器件 时序PAL 的基本结构框图 X 0 ~X(n-1) O0 ~O(l -1) s l k P0 ~P(k-1) IO 输出 寄存器输出 IO0 ~IO(s-1) OE 输入 n 输出 寄存 器组 CLK 或阵列 （固定） 与阵列 (可编程) 时序PAL 的基本结构框图

时序 PAL 器件的部分输出连到D触发器的数据输入端D(输出寄存器)，寄存器受统一的时钟脉冲信号控制。 3. 寄存器输出结构，如图所示： 时序 PAL 器件的部分输出连到D触发器的数据输入端D(输出寄存器)，寄存器受统一的时钟脉冲信号控制。 Ol Ii CLK D C Q EN

7.4.2 时序 PAL 器件 时序 PAL 器件分为两大系列：R系列和X系列。 R系列，与或阵列，如器件PAL16R6 (参见书图7.23) 具有三态输出功能 8个纯输入引脚 I1~I8 2个IO引脚(反馈)提供的输入引脚 IO1~ IO8 6个寄存器输出(或阵列)O2~O7 时钟CLK 输出使能OE X系列，与R系列不同，为异或运算，如器件PAL16X6 (参见书图7.24)

7.4.2 时序 PAL 器件 4. 异或寄存器输出结构，如图所示： Ol Ii CLK D C Q EN

7.5 通用逻辑阵列概述(GAL) Generic Array Logic 一、工艺上的改进 高速电可擦除CMOS Electrically Erasable Comple-mentary Metal-Oxide Semiconductor (E2CMOS) 与PAL完全兼容，增加了PAL器件的可擦除性。 特点： ⑴ 可测试性 ⑵ 低功耗，使集成度更高 ⑶ 速度不低于其他TTL可编程器件 ⑷ 可重复编程100次以上

7.5 通用逻辑阵列概述(GAL) Generic Array Logic 二、结构上的的改进 具有通用性。 ⑴ 每个输出端增加了一个逻辑输出宏单元 (OLMC——Output Logic Macro Cell) ⑵ 增加了可编程的保密位，防止复制