7.1 逻辑代数与门电路 7.1.1 逻辑代数初步 1. 数字电路中的数制和码制 (1) 数制及其转换 7.1 逻辑代数与门电路 7.1.1 逻辑代数初步 1. 数字电路中的数制和码制 (1) 数制及其转换 在数字电路中，除了非常熟悉的十进制数外，还大量使用二进制、十六进制数。 (2) 码制 采用的二进制编码的十进制数有8421BCD码（简称BCD码）、 5211码余3码等。

十进制数 二进制数 八进制数 十六进制数 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 10 9 1001 11 1010 12 A 1011 13 B 1100 14 C 1101 15 D 1110 16 E 1111 17 F 各种数制之间的转换

2. 逻辑代数基本运算 1）逻辑代数的基本公式 与运算 或运算 非运算

逻辑代数在运算时应遵循先括号内后括号外、先“与”运算后“或”运算的规则，也可利用分配律或反演律变换后再运算。 2）逻辑代数的基本定律 交换律： 结合律： 分配律： 反演律： 3）逻辑代数的常用公式 逻辑代数在运算时应遵循先括号内后括号外、先“与”运算后“或”运算的规则，也可利用分配律或反演律变换后再运算。

3.逻辑函数的代数化简法 代数化简法就是应用逻辑代数的代数的公理、定理及规则对已有逻辑表达式进行逻辑化简的工作。逻辑函数在化简过程中，通常化简为最简与或式。最简与或式的一般标准是： 表达式中的与项最少，每个与项中的变量个数最少。代数化 简法最常用的方法有：

例 解 1）并项法 利用公式 提取两项公因子后，互非变量消去。 化简逻辑函数 …提取公因子A …应用反演律将非与变换为或非

例 例 并项法的关键在对函数式的某两与项提取公因子后，消去其中相同因子的原变量和反变量，则两项即可并为一项。 消去互为 提取公因子BC 反变量的因子 提取公因子BC 例 提取公因子B 消去互为 反变量的因子 例 提取公因子A 提取公因子A 利用反演律 消去互为 反变量的因子

例 解 例 解 2）吸收法 利用公式 将多余项AB吸收掉 化简逻辑函数 …提取公因子AC …应用或运算规律，括号内为1 3） 消去法 …应用反演律将非或变换为与非 …消去多余因子AB，实现化简。

4）配项法 利用公式A=A(B+B)，为某一项配上所缺变量。 例 配项 运用分配律 提取公因子 应用吸收律化简

例 将函数 化简为最简与或式。 …提取公因子C …应用非非定律 …应用反演律 …消去多余因子AB …消去多余因子C …得到函数式最简结果

+ 当决定某事件的全部条件同时具备时，结果才会发生，这种因果关系称为“与”逻辑，也叫做逻辑乘。 7.1.2 逻辑代数初步 1.“与”门电路 当决定某事件的全部条件同时具备时，结果才会发生，这种因果关系称为“与”逻辑，也叫做逻辑乘。 A、B两个开关是电路的输入变量，是逻辑关系中的条件，灯F是输出变量，是逻辑关系中的结果。当只有一个条件具备时灯不会亮，只有A和B都闭合，即全部条件都满足时灯才亮。这种关系可用逻辑函数式表示为： A B + － US R0 F F=A·B “与”逻辑电路 此逻辑式中的符号“· ”表示逻辑“与” ，在不发生混淆时，此符号可略写。与逻辑符号在逻辑运算中的级别最高。

& 3V 0V A F 3V B 3V 3V 反偏截止！ ＋UCC 一个“与”门的输入端至少为两个，输出端只有一个。 R D1 0V 3V A 3V F ②输入全部为高电平3V时，输入 端上串接的二极管同时导通，输 出F被钳位在高电平“1”。 D2 3V 3V B 反偏截止！ “与”门电路 F & A B 注意：分析过程中与门电路输入 端上串接的二极管，都是按理想 二极管处理的，即导通后管压降 为0V(实际硅管0.7V，锗管0.3V)。 “与”门电路逻辑图符号

式中“+ ”表示“或”逻辑运算符 ，运算级别次于逻辑“与” 。 2. “或”门电路 当决定某事件的全部条件都不具备时，结果不会发生，但只要一个条件具备，结果就会发生，这种因果关系叫做“或”逻辑，也称为逻辑加。 A、B两个开关是电路的输入变量，是逻辑关系中的条件，灯F是输出变量，是逻辑关系中的结果。显然灯亮的条件是A和B只要一个闭合，灯就会亮，全部不闭合时灯不会亮。用逻辑函数式表示这种关系： A + － US R0 B F F=A+B “或”逻辑电路 式中“+ ”表示“或”逻辑运算符 ，运算级别次于逻辑“与” 。

②输入全部为低电平0时，输入 －UCC ≥1 0V 3V A 0V 0V B 0V 3V F 反偏截止！ D1 一个“或”门的输入端也是至少为两个，其输出端只有一个。 0V 3V A D2 ①输入中只要有一个为高电平3V时，串接其上的二极管则迅速导通，输出F将被钳位到高电平1；其余为低电平的输入端，其端子上串接的二极管呈截止态。 0V 0V B 0V 3V F 反偏截止！ R ②输入全部为低电平0时，输入 端上串接的二极管同时导通，输 出F被钳位在低电平“0”。 －UCC “或”门电路 F ≥1 A B 注意：所有管子都是按照理想二 极管处理的。注意电路中二极管 的极性画法和与门电路的区别。 “或”门电路逻辑图符号

F=A + 条件具备时开关A闭合， 电源被开关短路，电灯不会亮。这种关系用逻辑函数式表示为： US R0 3. “非”门电路 3. “非”门电路 当某事件相关条件不具备时，结果必然发生；但条件具备时，结果不会发生，这种因果关系叫做“非”逻辑，也称为逻辑非。 开关A是电路的输入变量，是事件的条件，灯F是输出变量，是事件的结果。条件不具备时开关A断开，电源和灯构成通路，灯F点亮。 + － US R0 A F 条件具备时开关A闭合， 电源被开关短路，电灯不会亮。这种关系用逻辑函数式表示为： “非”逻辑电路 变量头上的横杠“－ ”表示逻辑“非”，0非是1；1非是0。 F=A

输入变量A 为高电平3V时，三极管饱和导通，ICRC≈+UCC，因此输出F为低电平0.3V； T RC －UBB +UCC RB1 RB2 饱和导通 截止不通 当输入变量A 为低电平0V时， 三极管截止，输出F ≈+UCC，显 然为高电平+UCC。 +UCC 0.3V F 3V 0V A 由图可看出，一个“非”门的输入端只有一个，输出端也只有一个。 逻辑“非”的真值表 “非”门电路 A F 1 1 A F 1 “非”门电路逻辑图符号 可见非门功能为：见0出1，见1出0

显然，与非门电路的逻辑功能为：有0出1；全1出0 4. “与非”门 与门 非门 F & A B 1 F 与非门真值表 A B F 一个与门和一个非门构成与非门 1 F & A B 1 1 1 1 与非门电路的逻辑图符号 1 1 与非门的逻辑函数式为 显然，与非门电路的逻辑功能为：有0出1；全1出0

显然，或非门电路的逻辑功能为：有1出0；全0出1 5. “或非”门 或门 非门 F ≥1 A B 1 F 或非门真值表 A B F 一个或门和一个非门构成或非门 1 F ≥1 A B 1 1 或非门电路的逻辑图符号 1 1 或非门的逻辑函数式为： 显然，或非门电路的逻辑功能为：有1出0；全0出1

7.1.3 MOS电路和TTL电路的使用特点比较 性能名称 TTL电路 CMOS电路 主要特点 高速 微功耗、高抗扰能力 集成度 中 极高 电源电压/V 5 3~18 平均延迟时间/V 3~10 40~60 /V 35~125 2 2~22 0.001~0.01 3.4 电源电压值 0.4

半加器是用来完成两个一位二进制数求和的逻辑电路。它只考虑本位数的相加，而不考虑低位来的进位数。 1 A +) 1 +) B 1 0 C S 7.2 加法器 半加器逻辑符号 1. 一位加法器 计算机中各种算术运算均要转化为加法运算。 加法器分为半加器和全加器。 半加器是用来完成两个一位二进制数求和的逻辑电路。它只考虑本位数的相加，而不考虑低位来的进位数。 1 A +) 1 +) B 1 0 C S 进位 进位

输 入 输 出 A B S C 1 半加器真值表： 由半加器真值表，可列出S和C的逻辑表达式： S= A B+A B=A⊕B C= A B

全加器是把两个一位二进制及低位的进位数进行加法运算的电路。 An 11 低位进 位Cn-1 全加示意图如左图： Bn 11 Cn-1为低位进位数； Sn为本位和数； Cn为向高位的进位数 +)Cn-1 +)1 Cn Sn 110 全加器逻辑符号

全加器的真值表 输 入 输 出 Cn-1 An Bn Sn Cn 1

多位加法器是由多个一位全加器的进位串接而组成，如图为一个4位串行进位的加法器。 2. 多位加法器 多位加法器是由多个一位全加器的进位串接而组成，如图为一个4位串行进位的加法器。

能实现把某种特定信息转换为机器识别的二进制代码的组合逻辑电路称为编码器。 7.3 编码器 7.3.1 编码器的概念 把若干个0和1按一定规律编排起来的过程称为编码。通过编码获得的不同二进制数的组合称为代码。代码是机器能够识别的、用来表示某一对象或特定信息的数字符号。 十进制编码或某种特定信息的编码难于用电路来实现，数字电路中通常采用二进制编码或二—十进制编码。二进制编码是将某种特定信息编成二进制代码的电路；二—十进制编码是将十进制的十个数码编成二进制代码的电路。 能实现把某种特定信息转换为机器识别的二进制代码的组合逻辑电路称为编码器。

10线 - 4线优先编码器是将十进制数码转换为二进制代码的组合逻辑电路。常用的集成芯片有74LS147等。 2. 二 – 十进制（ 10线 - 4线）编码器 10线 - 4线优先编码器是将十进制数码转换为二进制代码的组合逻辑电路。常用的集成芯片有74LS147等。 74LS147编码器的管脚排列图及逻辑符号 74LS147优先编码器的管脚排列图 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74LS147 74LS147优先编码器是一 个16脚的集成芯片，其中15 脚为空脚，I1~I9为信号输入 端，A~D为输出端。输入和 输出均为低电平有效。

在优先编码器中，优先级别高的信号排斥优先级别低的信号，74LS147优先编码器中I9的优先级别最高，I1的优先级别最低，具有单方面排斥的特性。

1 1 1 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 × × × × × × × × × × × × × × × × × 0 × × × × × × × 0 1 × × × × × × 0 1 1 × × × × × 0 1 1 1 × × × × 0 1 1 1 1 × × × 0 1 1 1 1 1 × × 0 1 1 1 1 1 1 × 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 输 出 输 入 74LS147编码器 真值表 从真值表中可以看出，当无输入信号或输入信号中无低电平“0”时，输出端全部为高电平“1”；若输入端I9为“0”时，不论其它输入端是否有输入信号输入，输出为0110；再根据其它输入端的情况可以得出相应的输出代码。

管脚排列图中，I0~ I7为输入信号端，Y0 ~Y2为输出端，S为使能输入端，OE为使能输出端，GS为片优先编码输出端。 1. 3位二进制（8线—3线）优先级编码器 管脚排列图中，I0~ I7为输入信号端，Y0 ~Y2为输出端，S为使能输入端，OE为使能输出端，GS为片优先编码输出端。 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 7 4 L S 1 4 8 当使能输入端S＝１时，电路处于禁止编码状态，所有的输出端全部输出高电平“１”；当使能输入端S＝０时，电路处于正常编码状态，输出端的电平由I0~ I7 的输入信号而定。 I7的优先级别最高， I0级别最低。 74LS148的管脚排列图 在表示输入、输出端的字母上，“非”号表示低电平有效。

使能输出端OE ＝０时，表示电路处于正常编码同时又无输入编码信号的状态。 1 1 1 0 0 1 × × × × × × × × 1 1 1 1 1 1 1 1 × × × × × × × 0 × × × × × × 0 1 × × × × × 0 1 1 × × × × 0 1 1 1 × × × 0 1 1 1 1 × × 0 1 1 1 1 1 × 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 输 出 输 入 I0 I2 I1 I3 I5 I4 I7 I6 S Y2 Y0 OE GS Y1 74LS148编码器 真值表 使能输出端OE ＝０时，表示电路处于正常编码同时又无输入编码信号的状态。 片优先编码输出端GS＝０时，表示电路处于正常编码且又有编码信号输入时的状态。

7.4 译码驱动显示电路 译码和编码的过程相反,通过译码可将输入的二进制代码 按编码时的原意译成对应的特定信息或十进制数码输出。译 码器是一个多输入、多输出的组合逻辑电路。它的作用是把 机器识别的、给定的二进制代码“翻译”成为人们识别的特定信息，使其输出端具有某种特定的状态，并且在输出通道中相应的一路有信号输出。 译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配、存储器寻址和组合控制信号等。

7.4.1 译码电路 1. 3位二进制（3线-8线）译码器 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 7 4 L S 1 3 8 由74LS138芯片的管脚排列图可看出，它是一个有16个管脚的数字集成电路，除电源、“地”两个端子外，还有三个输入端A2、A1、A0，八个输出端Y0~Y7，三个使能端Ｇ1、G2A、G2B。

74LS138译码器真值表 × × × 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 × 1 0 × 1 0 输 出 输 入 G2A A2 G2B Y3 Y5 Y4 A0 A1 G1 Y2 Y0 Y7 Y6 Y1 从真值表可看出，当输入使能端G1为低电平0时，无论其它输入端为何值，输出全部为高电平1；当输入使能端G2A和G2B中至少有一个为高电平1时，无论其它输入端为何值，输出全部为高电平1；当G1为高电平1、G2A和G2B同时为低电平0时，由A2、A1、A0决定输出端中输出低电平0的一个输出端，其它输出为高电平1。

2. 二-十进制（4线-10线）译码器 (a) 引脚图 (b) 逻辑符号图

半导体LED数码管的基本单元是PN结，目前较多采用磷砷化镓做成的PN结，当外加正向电压时，就能发出清晰的光。 7.4.2 译码驱动显示电路 　 常用的数码显示管有半导体发 光二极管构成的LED和液晶数码 管LCD两类。数码管是用某些特 殊的半导体材料分段式封装而成 的显示译码器常见器件 。 数码管产品外形图 　 半导体LED数码管的基本单元是PN结，目前较多采用磷砷化镓做成的PN结，当外加正向电压时，就能发出清晰的光。

单个PN结可以封装成发光二极管，多个PN结可以按分段式封装成半导体LED数码管，其管脚排列如图所示。 a b c d a e f g h g e d c b f + U CC a b c d e f g h a b c d e f g h 共阳极七段LED管 管脚排列图 共阴极七段LED管 LED数码管将十进制数码分成七段，每一段都是一个发光二极管，七个发光二极管有共阴极和共阳极两种接法。前者某一段接高电平时发光，后者某一段接低电平时发光。

驱动七段半导数码管的集成电路有4线-七段译码/驱动器74LS249，用于高电平驱动共阴极显示器。