第四章 组合逻辑电路的分析与设计 各位老师，同学，大家好！ 我的硕士论文的题目是：在体软组织生物力学参数采集系统。我将从五个方面来介绍我的项目。 （翻页） 西安交通大学生命科学与技术学院

主要内容 一、组合电路的定义和分析 二、组合电路的设计 三、中规模集成（MSI）组合电路 四、用MSI 组件实现组合逻辑函数 02 西安交通大学生命科学与技术学院

组合逻辑电路的定义 现时的输出仅取决于现时的输入 组合逻辑电路 逻辑电路 除与现时输入有关外还与电路的原状态有关 时序逻辑电路 03

一、组合电路的分析 基本思想： 已知 电路图 描述电路基本功能 04

分析方法与步骤 电路 结构 输入输出之间的逻辑关系 电路功能描述 1. 由给定的逻辑图写出逻辑关系表达式。 2. 对逻辑表达式进行必要的化简。 3. 列出输入输出真值表并得出电路功能的结论。 05

例1：分析下图的逻辑功能。 A & & F B 1 & 1

真值表 同或门 =1 相同为“1” 不同为“0” 功能：用基本门 实现同或门 07

例2：分析下图的逻辑功能。 A &2 M＝1 &4 F 1 &3 B 被封锁 08

被封锁 A &2 M＝0 &4 F 1 &3 B 选通电路 09

例3：分析下图的逻辑功能。 & A B F Co Ci α β γ =1 =1 10

代入整理后，两输出为： 11

真值表： 命名： 一位全加器 功能： F为A、B、Ci 之和，Co为三个数之和产生的进位

一位集成半加器与全加器 A B Ci F Co 全加器 半加器 A B C S 注意：加法器真值表要牢记 13

关于加法： 举例：A=1101, B=1001, 计算A+B 1 1 0 1 1 0 0 1 + 1 1 1 1 1 14

二进制加法运算的基本规则： （1）逢二进一。 （2）最低位是两个数最低位的相加，不需考虑进位。 （3）其余各位都是三个数相加，包括加数、被、加数和低位来的进位。 （4）任何位相加都产生两个结果：本位和、向高位的进位。 15

A---加数；B---被加数；S---本位和； C---进位。 （1）半加器： 半加运算不考虑从低位来的进位 A---加数；B---被加数；S---本位和； C---进位。 真值表 逻辑函数 16

逻辑图 中规模集成逻辑符号 =1 & A B S C 半加器 A B C S 17

相加过程中，既考虑加数、被加数又考虑低位的进位位。集成逻辑符号： （2）全加器： 相加过程中，既考虑加数、被加数又考虑低位的进位位。集成逻辑符号： A B Ci F Co 全加器 18

双全加器SN74LS183的管脚图 1 14 SN74H183 1A 1B 1Ci 1Co 1F 2Ci 2Co 2F 2A 2B Ucc GND 7 19

A2 A1 B2 B1 + C D2 D1 应用举例：用一位全加器构成两位加法器。 进位 A2 A1 B2 B1 D2 D1 C B F Co 全加器 A Ci A2 A1 B2 B1 D2 D1 C A2 A1 B2 B1 + C D2 D1 20

其它加法器芯片： SN74H83---四位串行进位全加器。 SN74283---四位超前进位全加器。 21

一位集成半减器与全减器 A B Ci F Co 全减器 半减器 A B C S 注意：减法器真值表要牢记 22

例4：分析下图的逻辑功能。 & A1 A0 1 23

由图写出输入输出之间的逻辑关系： 24

特别注意：某些符号上的“－”仅表示该符合是低电平有效，不是“非”。 真值表： 特别注意：某些符号上的“－”仅表示该符合是低电平有效，不是“非”。 25

电路功能分析： 1）E 为 1 时，无论 A1、A0 是什么输入 输出均为高电平1； 2）E 为 0 时， A1、A0 的四组不同输 入导致对应的一个输出为低电平， 其他的输出为高电平； 3）E 称使能（Enable）端。 电路命名： 2-4译码器 26

组合电路分析的总结 1）电路从前向后推，逐步写出函数关系， 再写真值表，从真值表寻找电路功能； 2）对基本组合电路要相当熟悉； 3）注意使能（Enable）端。有时多个，常 为负电平有效，但也有正电平有效的。 27

二、组合电路的设计 任务要求 最简单的逻辑电路 基本思想： 28

1. 指定实际问题的逻辑符号与含义，列出真值表，根据真值表写出表达式。 设计步骤： 1. 指定实际问题的逻辑符号与含义，列出真值表，根据真值表写出表达式。 2. 用逻辑代数或卡诺图对逻辑表达式进行化简。 3. 画出逻辑电路图。 29

例1：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。 1. 首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出量为 F，多数赞成时是“1”，否则是“0”。 2. 根据题意列出逻辑状态真值表。 30

根据题意，写真值表 31

3. 画出卡诺图，化简函数： A BC 00 01 11 10 1 BC AB AC 32

4. 根据逻辑表达式画出逻辑图。 & 1 A B C F 33

若用与非门实现 & A B C F 34

例2. 设计一个一位全减器，两个减数分别是A、B，Ci 是低位向本位的借位，Co是本位向高位的借位，F 是差。 解题步骤： 1）根据题意和一位二进制数的减法规 则，写真值表； 2）根据真值表画K图，化简逻辑函数； 3）根据所用器件，画出电路图。 35

1. 根据题意，写真值表 36

Ci AB 00 01 11 10 1 2. 画出卡诺图 F Co 37

3. 化简并根据所用器件调整逻辑函数 38

4. 画出逻辑电路图 Ci =1 =1 F B & 1 A & Co & 本例 完成 39

组合电路设计的总结 1）正确建立给定问题的逻辑描述是关键； 2）工程考量，指标兼顾：电路简单，器件 多见门类少，级数少，功耗小等； 3）不同的逻辑表达式可能功能相同，如 40

三、中规模集成（MSI）组合电路 41

☆ 编码器 ☆ 译码器 ☆ 数据选择器（MUX） ☆ 数据分配器 ☆ 数码比较器 ☆ 加法器减法器 常用MSI组合 逻辑器件： 42

分类： 一、 译码器 译码是将某个二进制编码翻译成电路的某种状态，是将输入的某个二进制编码与电路输出的某种状态相对应。 ☆ 二进制译码器 ☆ 二进制译码器 ☆ 二-十进制译码器 ☆ 显示译码器 分类： 43

将n个输入的组合码译成2n种电路状态。也叫n---2n译码器。 （1）二进制译码器 将n个输入的组合码译成2n种电路状态。也叫n---2n译码器。 译码器的输入： 一组二进制代码 译码器的输出： 一组高低电平信号 44

常用二进制译码器举例 3-8 译码器 2-4 译码器 45

2-4 译码器74LS139的内部线路 & A1 A0 输入 使能端 输出 1 46

74LS139 2-4译码器的功能表 注意：译码器功能表要牢记 47

74LS139管脚图 一片139种含两个2-4译码器 48

例：利用译码器分时将采样数据送入计算机。 2-4线译码器 A B C D 三态门 总线 49

工作原理：（以A0A1=00为例） 总线 脱离总线 数据 三态门 三态门 三态门 三态门 A B C D 00 2-4线译码器 50

将输入的一位BCD码（四位二进制数）译成10种不同的电路状态。 51

在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。 （3）显示译码器 在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。 二-十进制编码 显示译码器 显示器件 52

显示器件： 常用的是七段数码显示管 a b c d e f g +5V 共阳 a b c d e f g 共阴 53

 显示器件： 七段数码显示管 显示 a b c d e f g 0 1 1 1 1 1 1 0 1 0 1 1 0 0 0 0 0 1 1 1 1 1 1 0 1 0 1 1 0 0 0 0 2 1 1 0 1 1 0 1 a b c d f g e  54

显示译码器： 74LS49的管脚图 Ucc g f a b c d 14 74LS49 1 7 B C 消隐控制端 BI D A e GND 55

功能表（简表） 输 入 输 出 DA BI ag 显 示 8421码 1 译码 显示字型 XXXX 0000000 消隐 输 入 输 出 DA BI ag 显 示 8421码 1 译码 显示字型 XXXX 0000000 消隐 完整的功能表请参考相关的芯片手册。 56

74LS49与七段显示器件的连接： b f a c d e g +5V b f a c d e g 74LS49是集电极开路，必须接上拉电阻 BI D C B A +5V 57

从一组数据中选择一路信号进行传输的电路，称为数据选择器。 二、 数据选择器（MUX） 从一组数据中选择一路信号进行传输的电路，称为数据选择器。 数据选择器类似一个多掷开关。选择哪一路信号由相应的一组控制信号控制。 A0 A1 D3 D2 D1 D0 W 控制信号 输出信号 输入信号 58

常用数据选择器举例 8选1 MUX D0 D1 D2 D3 D4 D5 D6 D7 4选1 MUX D0 D1 D2 D3 59

4选1 MUX的性质（真值表） 使能端 集成电路 74LS153 60

4选1 MUX的性质（函数式） 61

4选1 MUX的性质（K图） 功能表 A0 A1 1 Y 62

8选1 MUX的性质（真值简表） ～ 集成电路 74LS151 63

8选1 MUX的性质（函数式） 64

8选1 MUX的性质（K图） A0 A2A1 00 01 11 10 1 Y 8选1 MUX D0 D1 D2 D3 D4 D5 D6 D7 1 Y 8选1 MUX D0 D1 D2 D3 D4 D5 D6 D7 65

用两片74LS151构成十六选一数据选择器 =1 ••• ••• =0 ••• •••   D0D7 & D0D7 A0 A0 =1 A1 A1 A2 A2 D0 ••• D7 D0 ••• D7 A0 A2 A2 A3 =0 ••• ••• D0  D7 D8  D15

用两片74LS151构成十六选一数据选择器 =1 ••• ••• =1 ••• •••   D8D15 & D8D15 A0 =1 A0 A1 A1 A2 ••• A2 D0 D7 D0 ••• D7 A0 A2 A2 A3 =1 ••• ••• D0  D7 D8  D15

三、数码比较器 比较两个数的大小或是否相等。 1）一位比较器 2）四位比较器 68

（1）一位数值比较器 功能表 69

70 西安交通大学生命科学与技术学院

逻辑图 逻辑符号 A B A>B A<B A=B 一位比较器 A=B & =1 A B A<B A>B  71

B. 若高位相等,则再比较低位数,最终结果由低位的比较结果决定。 （2）四位数值比较器 比较原则： A. 先从高位比起,高位大的数值一定大。 B. 若高位相等,则再比较低位数,最终结果由低位的比较结果决定。 (A>B)L (A<B)L A>B A=B A<B (A=B)L B1 B0 B3 B2 A1 A0 A3 A2 72 西安交通大学生命科学与技术学院

四位集成比较器74LS85 低位比较结果 比较结果，可向高位输出 UCC A3 B2 A2 A1 B1 A0 B0 A3 B2 A2 A1 B1 A0 B0 B3 (A=B)L (A<B)L (A>B)L A<B A=B A<B B3 (A<B) (A=B) (A>B) A<B A=B A<B GND 低位比较结果 比较结果，可向高位输出 73

例：七位二进制数比较器。 （采用两片74LS85） 1 ? ? 1 ? （A>B）L （A<B）L A>B A=B A<B A5 B5 A4 B4 A6 B6 （A=B）L （A>B）L （A<B）L A>B A=B A<B A1 B1 A0 B0 A3 B3 A2 B2 （A=B）L 74LS85 高位芯片 74LS85 低位芯片 ? 74

四、用MSI组件实现组合逻辑函数 MSI 组件都是为了某种专门的逻辑功能而设计，但是通过适当的设计和连接，可以实现一般的组合逻辑功能。 75

（1）用数选器MUX 实现逻辑函数 方法: 1）函数对比法（代数法） 2）卡诺图对比法 76

1）函数对比法（代数法） 例1： 用4选1 MUX实现如下逻辑函数。 77

解： 对 与四选一选择器输出的逻辑式比较: 变换： 可令： 78

接线图： D0 D1 D2 D3 A0 A1 Y B C A F “1” 74LS153 1 79

2） 卡诺图对比法 ☆ 将n个变量函数的K图与n个地址输入的MUX的卡诺图对比 80

例2： 用8选1 MUX实现如下逻辑函数。 A0 A2A1 00 01 11 10 1 Y A BC 00 01 11 10 1 F 对比 1 Y A BC 00 01 11 10 1 F 对比 81

如令： F 电路图： B C 8选1 MUX A D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 1 0 1 1 1 82

卡诺图对比法 ☆ 如函数的变量数比MUX的输入地址个数多时，关键是真值表与卡诺图的等效降维变换 83

真值表的降维变换 等效变换 84

卡诺图的降维变换 A BC 00 01 11 10 1 A B 1 F F 等效变换 85

例3： 用4选1 MUX实现如下逻辑函数。 解：由于如下等效变换 A BC 00 01 11 10 1 A B 1 F F 86

注意到对4选1的MUX： A0 A1 1 Y A B 1 对比 F 令： 87

接线图： F D0 D1 D2 D3 A0 A1 Y A 74LS153 B “0” “1” C 88

（2）用译码器实现多输出逻辑电路 89

2-4译码器功能表 从功能表可知，在使能端使能的情况下： 90

例4： 用2-4译码器产生2变量多输出函数。 解：由于 91

Z1 Z2 & & 接线图: 2-4译码器 92

例5： 用3-8 译码器实现下列三变量二输出函数。 解：由于 93

3-8 译码器 F2 F1 & A B C 1 接线图: 94

本章的内容就是这些，谢谢大家！