3.1 数字集成电路的分类 第三章 集成门电路 3.2 TTL 与非门工作原理 3.3 CMOS 门电路 各种系列门电路的性能比较 3.1 数字集成电路的分类 各种系列门电路的性能比较 数字集成电路型号的命名法 3.2 TTL 与非门工作原理 TTL与非门的特性与参数 集电极开路（OC）门 三态门 3.3 CMOS 门电路

3.1 数字集成电路的分类 一.按工艺结构区分： 1.按工艺区分 TTL电路 HTL电路 双极型 ECL电路 IIL电路 CMOS电路 3.1 数字集成电路的分类 54/74系列 一.按工艺结构区分： 54H/74H系列 TTL电路 54LS/74LS系列 HTL电路 54AS/74AS系列 双极型 ECL电路 54ALS/74ALS系列 IIL电路 4000系列 CMOS电路 54HC/74HC系列 1.按工艺区分 MOS型 NMOS电路 54HTC/74HTC系列 PMOS电路 Bi-CMOS型

推拉式输出或CMOS反向器输出 2.按输出结构区分 OC输出或OD输出 三态输出

二、 按集成度分类 逻辑门 触发器 译码器、 数据选择器 加法器、 计数器、 移位寄存器 小规模集成电路(SSI-Small Scale Integration)， 每片组件内包含10-100个元件(或10-20个等效门)。  中规模集成电路(MSI-Medium Scale Integration)，每片组件内含100-1000个元件(或20-100个等效门)。  大规模集成电路(LSI-Large Scale Integration)， 每片组件内含1000-100 000个元件(或100-1000个等效门)。 超大规模集成电路(VLSI-Very Large Scale Integration)， 每片组件内含100 000个元件(或1000个以上等效门)。 译码器、 数据选择器 加法器、 计数器、 移位寄存器 只读存储器、 随机存取存储器、 微处理器、专用数字信号处理器

三.按数字系统设计方法分类 1.通用型中规模（MSI），小规模（SSI）集成逻辑件。 * 2.由软件组态的大规模（LSI ），超大规模（VLSI）集成逻辑器件，如微处理器、单片机、通用和专用数字信号处理器等。 * 全定制 3.专用集成电路ASIC。 * 半定制 PROM PLD PLA PAL GAL CPLD FPGA

各种系列门电路的性能比较

实际开关为晶体二极管、三极管以及场效应管等电子器件 开关控制 3.6V ucc 1 高电平下限 1.8V Vo V1 低电平上限 0.8V S 0V 实际开关为晶体二极管、三极管以及场效应管等电子器件 VI控制开关S的断、通情况。 S断开，VO为高电平；S接通，VO为低电平。

二极管门电路 F=ABC F=A+B+C

3.2 TTL门电路 1.TTL与非门电路 多发射极晶体管T1 的等效电路

工作原理 A B C A 结果：VF = 5－UBE3－UBE4 B C F = 1 设：A=0 B=C=1 则： VA = 0.3V VB1 = 0.3+0.7 =1V 0.3V 3.6V A 拉电流 B C VB2 = 0.3V T3 T4 导通 所以：T2 T5 截止 A 结果：VF = 5－UBE3－UBE4  5－0.7－0.7= 3.6V B DA导通 C F = 1

设：A = B = C =1 即：VA = VB= VC =3.6V T1集电结正偏 VB1= +UBE5=2.1V 0.7 UBE2 + VF =0.3V T1集电结正偏 3.6V 灌电流 VB1= +UBE5=2.1V 0.7 UBE2 + 输入悬空时相当于1 则：T2 T5 饱和 VB3=UCE2+UBE5=0.3+0.7=1V T3 导通 ，T4 截止 DA 、DB 、DC 截 止 VF = 0.3V ， F = 0

1、电压传输特性 AB段截止区 0V≤Ui<0.6V BC段线形区 0.6<Ui<1.3V CD段转折区 Uo(V) A B 3.6 Uc2 2.7 Ic2 C Ui B C BC接高电平 D E Ui 0.3 0.8 UT 1.8 Uoff Uon AB段截止区 0V≤Ui<0.6V Uoff----关门电平 BC段线形区 0.6<Ui<1.3V CD段转折区 1.3≤Ui <1.4V Uon---开门电平 DE段饱和区 1.4V≤Ui UT---阈值电压

1、电压传输特性 1输出 1输入 0输入 0输出 Uo(V) 3.6 2.7 D E Ui 0.3 0.8 1.8 Uoff Uon A B 3.6 2.7 C 5V 5V 1输出 0输出 1输入 0输入 UOH,min 3V UNH D E Ui 1.8V 0.3 UIH,min 0.8 1.8 Uoff Uon UIL,max 0.8V UNL Uoff----关门电平 0.3V UOL,max 0V 0V Uon---开门电平

2、输入负载特性 1 Ui ≤Uoff Roff=0.7kΩ 1 & Ui≥Uon F Ron=2kΩ R

3、输入特性 & ～ F Ui＞UT时的Ii 典型值为10μA I－ I＋ Ui ① 输入短路电流IiS 典型值约为-1.5mA。 Ui＞7V后 T1的ce结将发生击穿 ② 输入漏电流IiH Ui＞UT时的Ii 典型值为10μA 当Ui<-1V时 T1的be结可能烧毁

4、输出特性 ① 与非门处于开态时，输出低电平 灌电流增大，使V5脱离饱和 UOL将很快增加 为了保证UOL≤0.35V 应使IL≤25mA T5饱和 IL灌电流 ① 与非门处于开态时，输出低电平 灌电流增大，使V5脱离饱和 UOL将很快增加 为了保证UOL≤0.35V 应使IL≤25mA

4、输出特性 ② 与非门处于关态时，输出高电平 拉电流IL＜5mA时 T3、V4处于射随器状态 当IL＞5mA时，T3进入深饱和 T5截止，T3微饱和，T4导通 ② 与非门处于关态时，输出高电平 拉电流IL＜5mA时 T3、V4处于射随器状态 IL 当IL＞5mA时，T3进入深饱和 由于IR5≈IL UOH=UCC-Uces3-Ube4-ILR5 负载电流IL≤14mA， 允许的最小负载电阻RL约为170Ω

5. 扇入系数和扇出系数 扇出系数NO是指一个门能驱动同类型门的个数。当TTL门的某个输入端为低电平时， 其输入电流约等于IIS(输入短路电流)；当输入端为高电平时， 输入电流为IIH(输入漏电流)。而IIS比IIH大得多，因此按最坏的情况考虑，当测出输出端为低电平时允许灌入的最大负载电流ILmax后，则可求出驱动门的扇出系数NO：

6. 平均延迟时间tpd 输出电压由高电平跳变为 低电平的传输延迟时间称 为导通延迟时间tPHL， 由低电平跳变为高电平的 传输延迟时间 称为截止延迟时间tPLH

74S系列 肖脱基系列 将Ubc限制在0.3V左右 Uo(V) A B 3.6 肖特基 抗饱和三极管 2.7 D E 0.3 0.8 UT 1.8 有源泄放网络

集电极开路门 集电极开路门又称OC(Open Collector)门 图 3-13 OC门电路

集电极开路门 V5截止 输出端接地 电流过大 烧坏V5

普通与非门输出直接相接 输出高电平V5截止 门1 IL从截止门的V4管流到导通门的V5管 IL Uo 输出低电平V4截止 门2

F=AB ·CD Ucc IL 1 RL IoL IoH IoL IoH F 1 RL的选取 输出高电平时， RL F=AB ·CD IoL IoH IoL IoH F 1 RL的选取 输出高电平时， 不低于输出高电平的最小值UOHmin； 输出低电平时， 不高于输出低电平的最大值UOLmax

集电极开路门 线与功能

集电极开路门 Ucc IRL Uo IoH IiH IiH IoH IoH IiH

集电极开路门 IRL=nIOL- mIiL RLmin=(Ucc-OLmax)/IRL Ucc 3.6V IRL Uo IoL IiL

用OC门构成锯齿波发生器 1 UCC RL Ui 1 1 1 + - C

TTL三态与非门 EN = 0 时 二极管 D 截止 D F = AB 1V EN = 1时 1V VB1 = 1V T2 T5截止

TTL三态门 三态与门 三态与非门 三态非门

三态门 e F 0 b 1 a 线或（Wired-OR） F=ae+be Question F=?

用三态门实现双向传输 D0 D1 G1 G2 EN=1时 G1工作 G2高阻 数据从D0 D1 EN=0时 G2工作 G1高阻

三态门应用于总线 Bus CPU 1 1 Display Printer keys 0 0 三态门接于总线，可实现数据或信号的轮流传送

3.3 CMOS 门电路 TTL门电路由晶体管组成，属双极型门电路，MOS 门电路由场效应管组成，属单极型门电路，MOS 门电路是目前大规模和超大规模数字集成电路中应用最广泛的一种。 NMOS电路 PMOS电路 CMOS电路 MOS门电路分类

CMOS 门电路是一种互补对 称场效应管集成电路 1. CMOS 反相器 1 F = A 设：A = 0 则：T2 导通 T1 截止 P沟道 互补对称结构 F = 1 设：A = 1 则：T1 导通 T2 截止 1 1 F = 0 N沟道 F = A 该电路具有反相器的功能。

2. CMOS “与非”门电路 负载管和驱动管串联 设：A = 1，B = 1 则：T1 T2 导通 T3 T4 截止 F = 0 1 1 P 沟道负载管并联 则：T1 T2 导通 T3 T4 截止 F = 0 1 设：A = 0，B = 1 （不全为 1） 则：T2 T3 导通 T1 T4 截止 1 N 沟道 驱动管 串联 F = 1 F = A B 1 负载管和驱动管串联

3. CMOS “或非”门电路 设：A = 0，B = 0 1 则：T3 T4 导通，T1 T2 截止 F =1 设：A = 0，B =1 1 则：T3 T4 导通，T1 T2 截止 F =1 P 沟道 负载管 串联 设：A = 0，B =1 （输入不全为零时） 1 则：T2 T3 导通 T1 T4截止 F =0 N 沟道 驱动管 并联 F = A+B 驱动管与负载管串联

注意： 注意：上述分析表明，MOS “与非”门的输入端越多，串联的驱动管越多，导通时的总电阻就愈大，输出低电平值将会因输入端的增多而提高，对于MOS “或非”门因驱动管并联，不存在这个问题，因此，MOS门电路中 “或非”门用的较多。