《计算机组成原理》 2005考研题及答案 北京邮电大学

北京邮电大学2005年硕士研究生入学考试试题 一 .填空 （每小题3分，共15分）。 IEEE754标准，一个浮点数由A（ ）、阶码E、尾数M三个域组成，其中阶码E的值等于指数的B（ ）加上一个固定的C（ ）。 相联存储器不按地址而是按A （ ）访问的存储器，在cache中用来存放B（ ）， 在虚拟存储器中用来存放C （ ） 。 双端口存储器和多模块交叉存储器属于A （ ）存储器结构，前者采用B （ ）技术，后者采用C （ ）技术。 根据地址格式不同，虚拟存储器分为A （ ） 、B （ ） 、C（ ）。 CPU从主存取出一条指令并执行该指令的时间叫做A （ ），它通常用若干个B （ ）来表示，而后者又包含又若干个C （ ）。 符号S 真值 偏移值 内容 行地址表 段表、页表和快表 并行 空间并行 时间并行 页式 段式 段页式 指令周期 CPU周期 时钟周期

二.(8分）设[X]补=X0.X1X2…Xn,求证：[x/2]补= X0. X0X1X2…Xn 证明： 根据补码与真值的关系 n x=-x0+∑xi2-i i=1 n n n x/2=-x0/2+(1/2) ∑xi2-i=-x0+x0/2+ ∑xi2-(i+1)=-x0+ ∑xi2-(i+1) i=1 i=1 i=0 再根据补码与真值的对应关系 [x/2]补=x0.x0x1x2…xn

三.(8分）设有两个浮点数： Ex＝(-10)2 Sx＝(+0.1001)2 EY＝(+10)2 Sy＝(+0.1011)2 若尾数4位，阶码2位，阶符1位，求 x+y=? 写出运算步骤及结果。 解： 假设尾数、阶码均用补码表示 则[x]浮＝110，0.1001; [y]浮＝010，0.1011 (1)对阶 △E=[Ex]补+[-Ey]补=110+110=100 (真值-4) 按照小阶对大阶的原则，Sx右移4位，变为Sx=0.00001001,经舍入后，Sx＝0.0001,[x]浮=010,0.0001

(2)尾数求和 0.0001 + 0.1001 -------------------- 0.1100 结果为规格化数，因此x+y=0.1100×2010

四.（8分）设存储器容量为128M字，字长64位，模块数m＝8，分别用顺序方式和交叉方式进行组织。存储周期T＝200ns，数据总线宽度为64位，总线传送周期τ＝50ns。问顺序存储器和交叉存储器的带宽各是多少？ 解： 顺序存储器和交叉存储器连续读出m=8个字的信息总量都是： q=64位×8=512位 顺序存储器和交叉存储器连续读出8个字所需的时间分别是： t2=mT=8×200ns=1600ns=16×10-7(s) t1=T+(m-1)t =200+7×50ns=550ns=5.5×10-7(s) 顺序存储器和交叉存储器的带宽分别是： W2=q/t2=512÷(16×10-7)=32×107(位/s) W1=q/t1=512÷(5.5×10-7)=93×107(位/s)

比较内容 CISC RISC （1）指令系统 复杂、庞大 简单、精简 （2）指令数目 一般大于200 一般小于100 （3）指令格式 一般大于4 一般小于4 （4）寻址方式 （5）指令字长 不固定 等长 （6）可访存指令 不加限制 只有存数/取数指令 （7）各种指令使用频率 相差很大 相差不大 （8）各种指令执行时间 绝大多数在一个周期内完成

六．（12分）图1所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中yi表示y寄存器的输入控制信号，R10为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制。 （1）“ SUB R3,R0”指令完成（ R0 ）-（R3）→ R0 的功能操作，画出其指令周期流程图，并列出相应的微操作控制信号序列，假设该指令的地址已放入PC中。 （2）若将“取指周期”缩短为一个CPU周期，请在图上先画出改进的数据通路，然后再画出指令周期流程图。此时SUB指令的指令周期是几个CPU周期？与第（1）种情况相比，减法指令速度提高几倍？

图1

解： （1）SUB指令是减法指令，参与运算的二数放在R0和R3中，结果放在R0中。指令周期流程图包括取指令阶段和执行指令阶段两部分。每一方框表示一个CPU周期。其中框内表示数据传送路径，框外列出微操作控制信号。 PC0, G, ARi R/W=1 DR0, G, IRi R20, G, Yi R00, G, Xi +, G, R0i R3->Y R0->X R0-R3->R0 R3o

(2)改变数据通路，将PC直接传送至AR，DR直接送至IR，R0和R3通过多路开关直接送至ALU的输入端， (2)改变数据通路，将PC直接传送至AR，DR直接送至IR，R0和R3通过多路开关直接送至ALU的输入端， 此时SUB指令的执行周期为2个CPU周期，执行速度是情况（1）的3倍 PC0, ARi R/W=1 DR0, G, IRi R20, Yi R0c, Xi +, G, R0i R3->Y R0->X R0-R3->R0 R3C R3C和R0C代表多路开关的控制端

七.（8分)参见图2，知识一个二维中断系统，请问： （1） 在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。 （2）若CPU现执行设备C的中断服务程序，IM2、IM1、IM0的状态是什么？若干CPU执行设备H的中断服务程序，IM2、IM1、IM0的状态又是什么？ （3）每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方式可达到目的？ （4）若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？

图2

解： （1）在中断情况下，CPU的优先级最低，各设备优先次序是： A—B—C—D—E—F—G—H—I—CPU （2）执行设备C的中断服务程序时IM2IM1IM0=111；执行设备H的中断服务程序时IM2IM1IM0=001 （3）每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的EI（中断允许）标志清“0”，它禁止设备发出中断请求。 （4）要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令IM2=0即可。

八.（8分)画出PCI总线结构框图，说明HOST总线、PCI总线、LAGACY总线的功能。 答： HOST总线：该总线又称CPU总线，系统总线，主存总线等，它不仅连接主存，还可连接多个CPU。 PCI总线：连接各种高速的PCI设备。PCI设备可以是主设备，也可以是从设备或兼而有之。系统中允许有多条PCI总线。它们可以使用HOST桥与HOST总线相连，也可以使用PCI/PCI桥与已知HOST桥连接的PCI总线相连。从而得已扩充整个系统的PCI总线负载能力。 LAGACY总线：可以是ISA,EISA,MCA等这类性能较低的传统总线，以便充分利用市场上现有的适配器卡，支持中，低速I/O设备。