下線申請相關注意事項 晶片實作技術課 2011/1/10 CIC CONFIDENTIAL - 2018/11/21 - P.1

Outline TN90RF …………….……………………………………………. Page 3 各製程相關注意事項 TN90RF …………….……………………………………………. Page 3 T18 ……………………………………………………………….. Page 4 MEMS18 …………………………………………………………. Page 7 SiGe18 …………………………………………………………… Page 9 D35 ……………………………………………………………….. Page 10 MEMS35 …………………………………………………………. Page 13 BioMEMS35 ………………………………..……………………. Page 14 P15 ……………………………………………………………….. Page 15 T25HV ……………………………………………………………. Page 16 GIPD …..…………………………………………………………. Page 18 下線申請事前注意事項 加入會員 …………………………………………………………. Page 19 教育性申請修課學生點名單範例 ………………………………. Page 20 98年度晶片製作申請無法受理與下線原因 ……………………. Page 21 其他注意事項 …………………………………………………………………... Page 25 CIC CONFIDENTIAL - 2018/11/21 - P.2

TN90RF注意事項 TN90RF提供為1P9M之銅製程，屬於Low Power標準製程。 晶片必須加上corner和seal ring保護晶片，防止切割造成損傷，CIC已提供L-mark sample gds檔案( N90SR_3XTM_L-mark_UTM_20080402.gds.tar.gz )，可依照layout大小，自行調整seal ring的長寬。 因TSMC標準生產流程規定，故需符合metal/poly/OD density，已提供dummy generation utility輔助填補density。density過高或不足可能造成申請案件不被受理(請參考DRC假錯網頁)。 TSMC的DRC標準以最新版之design rule為準，故TN90製程以T-N90-LO-DR-001為最高標準（版本以CIC公佈之最新版本Ver 2.2為標準），日後若有爭議將以T-N90-LO-DR-001作為判斷標準。 請注意WPE and LOD effect對元件特性的影響，可參考T-N90-LO-DR-001 Ver 2.2 P292, P295。 本製程之PAD製作流程採用WB1(T-N90-LO-DR-001 Ver 2.2 P218)，PAD layout畫法，可參考P222、P224，或從PDK中cell name: N90CUP_PAD_CB44_RF 作為範例來修改。 CIC於TN90RF製程之下線服務中,並不提供Standard Cell Library與Standard I/O Library.若申請者在在數位或混合訊號電路設計上有使用相關Library的需求,請申請者使用TN90MSG或T18製程,並搭配申請相關之Library 。 如有TSMC 90nm CMOS 製程技術相關問題，請洽詢製程負責工程師 : 柯鈞琳 先生，E-mail : clko@cic.org.tw，電話：03-5773693 ext.217 CIC CONFIDENTIAL - 2018/11/21 - P.3

T18製程注意事項(1/3) 1.學生以Hierarchical的方式並無法檢查出佈局中的AM.W.1.M5錯誤! 2.一般驗証時可以Hierarchical進行驗証，由於CIC只接受Flat方式的驗証結果，故繳交佈局檔時請以Flat方式進行最後驗証!! 3. 請務必確認有無違反 Antenna Rule。 如有TSMC 0.18μm CMOS 製程技術相關問題，請洽詢製程負責工程師: 林貝儒先生 ，E-mail : pjlin@cic.org.tw ，電話：03-5773693 ext.190 CIC CONFIDENTIAL - 2018/11/21 - P.4

T18製程注意事項(2/3) 4. T18製程使用Cell-Based Flow之設計案，如需CIC進行Replace動作，一律由CIC代填Dummy Pattern，填補的Dummy Pattern將包含OD/Poly/Metal 1~6 Dummy，以符合OD/Poly/Metal Density Rules。 5. T18製程使用Mixed-Signal Flow之設計案，其內部Full-Custom Flow區域必須由設計者自行填補Dummy Pattern，並於外框自行加上Layer 150 Datatype 1~6、20、21的Block Layer，共8層Layer，以避免使用填補程式後，重覆填補Dummy Pattern於Full-Custom Flow區域內而影響電路特性。而Cell-Based Flow區域需Replace者，則一律由CIC代填OD/Poly/Metal Dummy；不需Replace者則全由設計者自行填補。 以上填補Dummy Pattern 文件可參考CIC Document :CIC-CIS-2009-MA40_P。 6. 打線圖的晶片Layout請使用Cadence Virtuoso或SpringSoft Laker等Layout Editor開啟的Layout來標示打線，勿以Cadence SOC Encounter或Synopsys IC Compiler等APR Tool開啟的Layout，如此封裝廠商才能依據Layout IO Pad打線頭的真正位置實施打線作業。 如有TSMC 0.18μm CMOS 製程技術相關問題，請洽詢製程負責工程師: 林貝儒先生 ，E-mail : pjlin@cic.org.tw ，電話：03-5773693 ext.190 CIC CONFIDENTIAL - 2018/11/21 - P.5

T18製程注意事項(3/3) 7. 由T18-99B開始，使用0.18um Cell-Based Design Kit 3.1 (TSMC/ARM)，需下載CBDK_TSMC018_Arm_v3.1.tar.gz ，內含新版本ESD I/O PAD，並採用CUP(Circuit Under Pad)的排列方式，所有PAD開窗位置皆在ESD電路上，可大量減少佈局面積。 8.新的IO PAD在使用上，每一組power domain至少需一個PVDD2POC的電源PAD，此PAD有啟動控制I/O電源功能，否則PAD都無法動作。 晶片實際下線後，左下角將出現CIC辯識層，以利打線。 CIC CONFIDENTIAL - 2018/11/21 - P.6

MEMS18製程注意事項(1/2) 　　　　 圖一 CMOS MEMS電感元件 圖二 微懸臂樑結構定義與製作 CIC 0.18μm CMOS MEMS的製程需與TSMC 0.18um CMOS MS/RF 製程結合，欲使用 CIC 0.18μm CMOS MEMS之教授只需於製程申請時勾選TSMC 0.18um CMOS MS/RF。 CIC 0.18μm CMOS MEMS的製程設計環境包含了高Q值的微機電去基材電感元件的量測結果及萃取模型，MEMS製程佈局定義檢查規則(DRC)，Technology File，與CoventorWare製程模型描述等資料。圖一與圖二所示為利用後製程所完成之去基材電感及懸臂結構。 MEMS Design Kit 及 MEMS User Handbook 請到 CIC網頁 > 製程服務 > 技術資料 > TSMC 0.18um CMOS MS/RF > 技術檔案 及 技術文件進行下載，並請確認使用的 MEMS技術檔案之版本為V2.2.2。 CIC MEMS 製程完成後晶片表面將會覆蓋保護光阻，為方便晶片封裝及量測，申請者可於線上申請書之“製程特殊選項”中勾選是否需去除光阻，CIC 將根據申請者的需求於出貨的晶片中挑選 8 顆晶片清除其保護光阻。 CIC CONFIDENTIAL - 2018/11/21 - P.7 CIC CONFIDENTIAL - 2018/11/21 - P.7 7

MEMS18製程注意事項(2/2) 將原有的Layout更換製程檔案之參考方式 For Virtuoso : CDS > Tools > Technology File Manager > Technology File Tool BOX > Load > Enter New Technology File > Select All Classes > Select Applied Library > OK > Technology File Tool BOX > Save。 For Laker : Laker > Library > Technology File > Replace > Select Applied Library > Enter Technology File Name > OK。 如有TSMC 0.18μm CMOS MEMS製程技術相關問題，請洽詢製程負責工程師: 洪英瑞先生 ，E-mail : yjhung@cic.org.tw，電話：03-5773693 ext.220 CIC CONFIDENTIAL - 2018/11/21 - P.8

SiGe18製程注意事項 SiGe18是以3P6M之鋁製程為主，專屬為Mixed-Signal BiCMOS製程。 在DRC驗證流程中，請必須確實執行以下驗證指令檔：(檔案版本僅以CIC網頁上所提供為準) Calibre.drc -- DRC deck for the main DRC rules CLM18S_IMD_6M.10a -- DRC deck for VIA array IMD crack rules ant.drc -- DRC deck for antenna rules 由於CIC只有接受Flat模式的驗証結果，故於上傳佈局檔前請以Flat模式進行最後驗証! 如同其它TSMC系列製程，SiGe18 DRC驗證結果須符合Density Rules (POLY, M1~M6)，設計者可善加利用Dummy Pattern Generation Utility以輔助填補程序。 將填補之Dummy Cell置於Chip內部，應減少擺放至電路外側，以免造成多餘面積浪費。 本製程之PAD實現結構與Layout畫法，可參考技術文件“T000CLDR002”。 當遇到不明之DRC Errors之時，一定要提出與工程師討論，請勿擅自合理化。 應避免使用INDDUMMY, EXCL等性質圖層框圍Whole Chip，此舉將會省略Density Rules Check。 如需在晶片中利用金屬層註記(寫字)時請同樣須遵守Design Rules。 CIC所提供之SiGe18製程下線服務中，並無提供Cell-based Design Kit (Includes Standard Cell and I/O Cell Library)。 如有SiGe18製程技術相關問題，請洽詢製程負責工程師: 陳益誠先生 ，E-mail : ycchen@cic.org.tw ，電話：03-5773693 ext.201 CIC CONFIDENTIAL - 2018/11/21 - P.9

D35製程注意事項(1/3) 請各位D35製程申請者在下線前詳細閱讀” D35常見不受理原因列表”文件，請至CIC首頁製程服務技術文件(需老師帳號密碼)Application Note下載。 請在下線前詳細檢查是否有使用跟TSMC I/O Library相同的Cells，不可違反的Cell Name列表請參考Design Rule文件(T035MMDR001)Page1~2。 CIC於97年8月26日起，更新TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V製程PDK，版本由現今2.6升級至2.7A，PDK-2.6製程資料及文件將不再提供，所需驗證資料，請使用PDK-2.7A所提供檔案。D35下線將使用PDK-2.7A版本，勿使用錯誤版本，影響下線權益。 請務必確認有無違反 Antenna Rule。 如有TSMC 0.35μm CMOS 製程技術相關問題請洽詢製程負責工程師: 戴毓廷小姐 ，E-mail : yttai@cic.org.tw ，電話：03-5773693 ext.172 CIC CONFIDENTIAL - 2018/11/21 - P.10

D35製程注意事項(2/3) 使用Cell-Based Flow之設計案，如需CIC進行Replace動作，一律由CIC代填Dummy Pattern，填補的Dummy Pattern將包含Poly/Metal 1~4 Dummy，以符合Poly/Metal Density Rules。 使用Mixed-Signal Flow之設計案，其內部Full-Custom Flow區域必須由設計者自行填補Dummy Pattern，並於外框自行加上使用FUSE[FW(235)]層框選不填補區域，以避免使用填補程式後，重覆填補Dummy Pattern於Full-Custom Flow區域內而影響電路特性。而Cell-Based Flow區域需Replace者，則一律由CIC代填Poly/Metal Dummy；不需Replace者則全由設計者自行填補。 CIC CONFIDENTIAL - 2018/11/21 - P.11

D35製程注意事項(3/3) 打線圖的晶片Layout，請使用Cadence Virtuoso或SpringSoft Laker等Layout Editor開啟的Layout來標示打線，勿以Cadence SOC Encounter或Synopsys IC Compiler等APR Tool開啟的Layout。 使用Cell-Based Flow之設計案，有打線需求之申請案請注意，CIC會在佈局外左下角處，用Metal4畫上”L”形pattern，以便封裝廠辨識晶片方向，因此請確保上傳gds檔及打線圖的佈局為同一方向，以免打線發生錯誤。 如有TSMC 0.35μm CMOS 製程技術相關問題請洽詢製程負責工程師: 戴毓廷小姐 ，E-mail : yttai@cic.org.tw ，電話：03-5773693 ext.172 CIC CONFIDENTIAL - 2018/11/21 - P.12

MEMS35製程注意事項 請各位MEMS35製程申請者在下線前，先行至下列CIC網頁位置下載技術文件及技術檔案： 1. 技術文件 　1. 技術文件 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V”製程下載技術文件-T035MSHB002(CMOS-MEMS USER HANDBOOK)，詳細閱讀”CIC User Handbook-0.35µm CMOS MEMS-v3.pdf ” 文件。 　2. DRC驗證檔 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V”製程下載技術檔案-T035MSDK002(TSMC 0.35UM MEMS DESIGN KIT )，使用”MEMS-CM35P_5V_4M.24b” DRC驗證檔進行驗證。(※PS：“MEMS-CM35P_5V_4M.24b”為目前新版之DRC驗證檔，如有更新將另行公告。) 　3. LVS驗證檔 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V”製程下載技術檔案-T035MMSP002K1 (TSMC 0.35UM MIXED SIGNAL 2P4M Polycide 3.3/5V PDK Library)，使用”calibre.lvs” LVS驗證檔進行驗證。(※PS：“calibre.lvs”為目前新版之LVS驗證檔，如有更新將另行公告。) 請在下線前詳細檢查是否有使用跟TSMC I/O Library相同的Cells，不可違反的Cell Name列表請參考Design Rule文件(T035MMDR001)Page1~2。 為方便晶片封裝及量測，使用CIC MEMS製程的申請案可取得8顆清除保護光阻的晶片以及其餘未清除保護光阻的晶片，需要此項服務的申請者請於線上申請書的“製程特殊選項”中勾選。 如有0.35μm CMOS MEMS製程技術相關問題，請洽詢製程負責工程師: 施建富先生，E-mail : jfshih@cic.org.tw ，電話：03-5773693 ext.239 CIC CONFIDENTIAL - 2018/11/21 - P.13

BioMEMS35製程注意事項 請各位申請者在下線前，先至CIC網頁下載各項技術文件及技術檔案，並請確認文件版次是否正確，最新修訂日期為99/3/31。 　1. 技術文件 CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V”製程下載技術文件- T035BIHB001 v2.0。 　2. DRC驗證檔 CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V”製程下載技術檔案- T035BIDK001 v1.3。 請在下線前詳細檢查是否有使用跟TSMC I/O Library相同的Cells，不可違反的Cell Name列表請參考Design Rule文件(T035MMDR001)Page1~2。 為方便晶片封裝及量測，使用CIC BioMEMS製程的申請案可取得8顆清除保護光阻的晶片以及其餘未清除保護光阻的晶片，需要此項服務的申請者請於線上申請書的“製程特殊選項”中勾選。 此製程與D35與MEMS35製程使用同一平台上建構，在此須同時遵守上述兩者製程之注意事項 如有0.35μm CMOS BioMEMS製程技術相關問題，請洽詢: 廖信豪 先生，Tel:(06)2087971#216 ，E-Mail:shliao@cic.org.tw CIC CONFIDENTIAL - 2018/11/21 - P.14

P15製程注意事項 由於WIN 0.15um PHEMT製程，原廠僅提供Diva DRC驗證檔案，且CIC亦於2007年第四季再度提供Diva驗證，因此97年度開始將僅接受Diva DRC之驗證結果。 Diva DRC驗證方式及DRC可允許錯誤，可參考WIN 0.15um PHEMT佈局驗證使用手冊。 CIC首頁->製程服務->技術資料->Application Note 檔案名稱：CIC-CIS-2008-MA33_P_v2.0 ‧如有P15製程技術相關問題，請洽詢製程負責工程師: 陳益誠先生 ，E-mail : ycchen@cic.org.tw ，電話：03-5773693 ext.201 CIC CONFIDENTIAL - 2018/11/21 - P.15

T25HV製程注意事項(1/2) 此製程metal與HR已選定，說明如下： 實際metal層數為3，請使用Metal3作為top metal。 Metal3厚度為30kA，請使用30kA為設計考量。 HR電阻為1kohm/sq，請使用rppohri_1000作為HR考量。 CIC提供之設計環境已預訂為1P3M, 30kA, rppohri_1000，請勿自行修改technology file 或 command file相關內容。 請留意HV MOS Device為非對稱元件，請使用Cadence PDK產生相關元件。 Design rule “T-025-CV-DR-010”中”HV“ layer 在Cadence Virtuoso中名稱對應為”HVOX_HV”。 Layout 環境 使用Laker：laker technology file “Laker_MM_25S_2.5+5_2P3M_2.3d.tf”僅提供2.5V/5V MOSFET Mcell，HV devices則需利用PDK產生後stream out為gds檔案再stream in到laker中接線。 使用Virtuoso：利用PDK即可產生所有元件。 IO & ESD & Latchup考量 本製程提供cell名稱為PAD_75x75的裸PAD，若使用自行設計＆佈局之PAD請確認符合C25_WIRE_BOND_3M.15a與CHV25S_5V_60V_3M.10b兩條DRC rule。 TSMC對本製程並不提供ESD與Latchup的相關rule，為確保電路功能正常，請自行針對EDS與Latchup考量設計保護電路。 對於本製程之使用若有其他問題，請與CIC負責工程師聯絡，聯絡方式如下： 方喬立 先生 06-2087971 ext. 108 clfang@cic.org.tw CIC CONFIDENTIAL - 2018/11/21 - P.16

T25HV製程注意事項(2/2) 佈局考量與限制 使用本製程下線時，佈局『必須』在長或是寬至少有一個邊是900um或是1900um，布局座標左下角為(0,0)否則將不接受下線申請。 佈局使用面積參考如下，X為不符合下線面積規定： 上述面積認定以http://www2.cic.org.tw/~shuttle/chipworks/T25BCD60V.html為主 對於本製程之使用若有其他問題，請與CIC負責工程師聯絡，聯絡方式如下： 方喬立 先生 06-2087971 ext. 108 clfang@cic.org.tw CIC CONFIDENTIAL - 2018/11/21 - P.17

GIPD製程注意事項 請各位GIPD製程申請者在下線前，先行至下列CIC網頁位置下載技術文件及技術檔案： 1. 技術文件: 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“tMt Glass Substrate Integrated Passive Device (IPD) Process”製程下載技術文件-GIPD-CIC-V1.1 (tMt GIPD Process Design Flow and Layout Issues )，詳細閱讀”GIPD Process Design Flow Manual_V1.1.pdf ” 文件。 2. DRC驗證檔: 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“tMt Glass Substrate Integrated Passive Device (IPD) Process”製程下載技術檔案-GIPD-DRC-V1.0 (tMt GIPD Process DRC Command File )，使用” tMt_GIPD_DRC_v1.rules” DRC驗證檔進行驗證。(※PS：“tMt_GIPD_DRC_v1.rules”為目前新版之DRC驗證檔，如有更新將另行公告。) 3. GIPD/T18整合製程之技術檔案: 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“TSMC 0.18 UM CMOS Mixed-Signal RF General Purpose MiM Al 1P6M 1.8&3.3V”製程下載技術檔案-T018GIPD001V1 (Cadence Virtuoso Layout Editor techfile for GIPD/T18 Process (including bumper cell ))，使用相關技術檔案進行GIPD/T18整合電路設計。 如有GIPD製程技術相關問題，請洽詢製程負責工程師: 林大業先生，E-mail : tylin@cic.org.tw ，電話：03-5773693 ext.212 CIC CONFIDENTIAL - 2018/11/21 - P.18

加入會員 申請者在申請晶片製作之前，教授/學生均須完成加入會員與製程資料申請及授權。 加入會員網址：http://www.cic.org.tw/cic_v13/main.jsp /系統登入 教授若欲更改基本資料,亦需由此登入方能修改。 若修改服務單位或個人姓名異動，須重新申請製程權限 CIC CONFIDENTIAL - 2018/11/21 - P.19

教育性申請修課學生點名單範例 CIC CONFIDENTIAL - 2018/11/21 - P.20

98年度晶片製作申請無法受理與下線原因(1/4) 教育性申請課程已在其他梯次申請過,無法再接受申請 CIC提供可下線面積已用罄 D Grade DOC與GDS檔全部毀損 DRC Error IO Pad rename, 以致無法替換IO Pad LVS Error(Source and layout refer to the same data) LVS檔損毀 metal density 不足 PAD命名與TSMC衝突 PAD長寬長度過小且未開窗,無法打線 RLS並非開在電感的位置，線圈結構恐無法release TRF未列設計者及教授姓名 TRF非申請所屬 TRF資訊填寫不足(使用到舊版本) 缺測試考量 專題報告內容繳交錯誤 掛名設計者已畢業 CIC CONFIDENTIAL - 2018/11/21 - P.21

98年度晶片製作申請無法受理與下線原因(2/4) 未上傳GDS檔 未上傳TRF 未上傳設計內容檔案 未出席審查會 未回覆委員建議 未附打線圖 未附點名單 未做post-simulation。 未做晶片檢查 未做線上填表申請 未繳交管理報表 用錯DRC file 申請文件未蓋系所章 申請者在CIC的會員身份未被教師認證 申請表未勾選使用CIC後製程但GDS File卻有RLS層 教育性申請案需二名以上修同一門課之設計者 教育性申請學生其中一名未修此課程 教師所屬有3篇以上測試報告未繳 CIC CONFIDENTIAL - 2018/11/21 - P.22

98年度晶片製作申請無法受理與下線原因(3/4) 申請書內容無驗證結果 申請學生不在同一學年同一開課班 同一學生不能重覆申請教育性晶片製作 回覆委員建議內容草率 自請取消 佈局檔有2個相同電路佈局 佈局檔有多個電路佈局 佈局檔佈局與申請書佈局平面圖不符 佈局檔無電路佈局 系統無此上傳編號 取得錯誤的上傳目錄 研究內容紙本與申請專題名稱不符 研究內容無參考文獻 研究內容檔案毀損 面積超過教育性限制 缺設計流程 報告書上並未分析模擬 報告書上解釋沒有電路部分，但實際layout中有發現疑似感測電路 CIC CONFIDENTIAL - 2018/11/21 - P.23

98年度晶片製作申請無法受理與下線原因(4/4) 教師無製程使用權限 教授未繳交管理報表 設計者測試報告未繳 智財書未蓋系所章 智財書立書人填寫錯誤 智財書專題名稱與申請不符 替換I/O後發生DRC Errors 無LVS檔 無上傳drc summary檔案 無規格列表 無電路詳圖 超過測試元件面積限制 學生未被授權使用製程 檔案上傳未完整 點名單無教師與課務組簽章 點名單與申請課程不符 CIC CONFIDENTIAL - 2018/11/21 - P.24

其他注意事項 1. 若在CIC RF Testkey Library中已有資料，將不接受申請製作，查詢方式： CIC Web Site => 製程服務 => 技術資料 => 測試元件 提醒 I/O Library、Cell-Based以及MEMS製程的使用者: (1)若您有使用I/O Library或 Cell Library ，請務必在晶片製作申請表上做正確的勾選。 (2)I/O Library 所指的是晶片送至CIC後，由CIC做合成的I/O Library ，並非同學自行設計、透過其他管道所取得的Cell Library或是裸PAD。 (3)Cell Library 所指的是晶片送至CIC後，由CIC做合成的Cell Library (使用Cell- Based Flow)，並非同學自行設計或是由其他管道所取得的Cell Library。 (4)MEMS製程指的是利用CIC提供的後製程（由RLS光罩定義）。若無利用CIC提供之後製程則不必勾選。 3. 使用CIC所提供之cell-library者(I/O pad除外)，晶片申請案不論面積大小均要參加複審會。 4. 由於0.18um以後的製程在晶片製作上需考慮到金屬(Metal density)的問題, 故會在每一層金屬上加上假金屬(Dummy metal)，致使同學的設計成品無法顯現電路圖形，造成打線時方向腳位無法辨識，故請同學們在繳交打線圖時特別注意，且佈局填加適當Top Metal辯識層，以使封裝廠能正確地找到實際腳位。 CIC CONFIDENTIAL - 2018/11/21 - P.25