十位元SAR ADC設計 謝岳霖
大綱 SAR ADC架構及原理 SAR ADC各區塊設計
SAR ADC架構及原理 Vin S/H comp vcomp start clk vdac b1~b10 start clk ……. SAR Logic box DAC Array stop ….. b1~b10 此電路架構是採用一個比較器，一個電容陣列的DAC轉換器、一組SAR Logic控制電路所組成的SAR ADC
Vin S/H comp vcomp start clk vdac b1~b10 start clk ……. SAR Logic box DAC Array stop ….. b1~b10 轉換原理：SAR ADC在開始的時候會讓SAR logic一開始先全部輸出設為1 接著先將值給DAC轉換出DAC值 轉出的DAC值再與vin輸入做比較 再將比較器的輸出結果給SARlogic 比較十次之後結束比較
SAR ADC各區塊設計 Vin S/H comp vcomp start clk vdac b1~b10 start clk ……. SAR Logic box DAC Array stop ….. b1~b10 SAR ADC各區塊包含： sample_hold(S/H)、比較器、電容式DAC(DAC Array)、SAR Logic、頻率控制電路(box)
sample_hold(S/H) 此sample hold是採用拔靴式開關做成。
sample_hold(S/H)LAYOUT
sample_hold(S/H)模擬結果
比較器架構圖
啟動&偏壓電路
比較器layout 啟動&偏壓電路
比較器模擬結果
電容式DAC架構圖 vdac b1 b2 b3 b4 b5 b6 b7 b8 b9 b10
電容式DAC模擬結果
電容式DAC
SAR_logic架構圖
SAR_logic模擬結果 當comp輸入dc HI時，輸出結果會如下圖
SAR_logic Layout
10位元SAR ADC完整Layout圖