第四章 组合逻辑电路 4.1 组合逻辑电路的分析与设计 4.2 常用组合逻辑电路 4.3 组合逻辑电路的竞争与冒险

4.1 组合电路的分析和设计 4.1.1 组合电路的特点 4.1.2 组合逻辑电路的分析 4.1.3 组合逻辑电路的设计

电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。 4.1.1 组合电路的特点 I0 I1 In-1 Y0 Y1 Ym-1 组合逻辑 电路 = F0（I0、I1…, In - 1） = F1（I0、I1…, In - 1） = F1（I0、I1…, In - 1） 一、 逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。 二、 电路结构特点 (1) 输出、输入之间没有反馈延迟电路 (2) 不包含记忆性元件(触发器)，仅由门电路构成

三、组合电路逻辑功能表示方法 真值表，卡诺图，逻辑表达式，波形图, 逻辑电路 四、组合电路分类 1. 按逻辑功能不同： 加法器 比较器 编码器 译码器 数据选择器和分配器 只读存储器 2. 按开关元件不同： CMOS TTL 3. 按集成度不同： SSI MSI LSI VLSI

4. 1. 2 组合逻辑电路的分析 确定 已知逻辑电路 逻辑功能 一、分析步骤 逻辑图 逻辑表达式 化简 真值表 说明功能

. . . . . Y = Y2 Y3 = A AB B AB 二、 设计举例 例 1：分析下图的逻辑功能 (1) 写出逻辑表达式 A B & Y Y3 Y2 A B . . A B B (1) 写出逻辑表达式 = A AB B AB . Y = Y2 Y3

. . . . Y = A AB B AB 反演律 = A AB +B AB = A AB +B AB 反演律 (2) 化简 Y = A AB B AB . 反演律 = A AB +B AB . = A AB +B AB . 反演律 = A (A+B) +B (A+B) . = AB +AB

Y= AB +AB =A B =1 (3) 真值表 A B Y 1 逻辑式 A B Y 逻辑符号 (4) 分析逻辑功能 1 逻辑式 =1 A B Y 逻辑符号 (4) 分析逻辑功能 输入相同输出为“0”，输入相异输出为“1”， 称为“异或”逻辑关系。这种电路称“异或”门。

. . . . A A A•B B Y = AB AB = AB +AB 例 2：分析下图的逻辑功能 & A B B Y 1 化简 (1) 写出逻辑式 = AB +AB

Y= AB +AB =A B =A B =1 (2) 列逻辑状态表 A B Y 1 A B Y 逻辑符号 (3) 分析逻辑功能 (2) 列逻辑状态表 逻辑式 Y= AB +AB A B Y 1 =A B =A B =1 A B Y 逻辑符号 (3) 分析逻辑功能 输入相同输出为“1”,输入相异输出为“0”,称为“判一致电路”(“同或门”) ,可用于判断各输入端的状态是否相同。

例 3：分析图中所示电路的逻辑功能 真值表 & ≥1 A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 A B C 表达式 功能 判断输入信号极性是否相同的电路

｛ 4. 1. 3 组合逻辑电路的设计 根据逻辑功能要求 逻辑电路 (1) 由逻辑要求，列出真值表 设计 一、设计步骤 4. 1. 3 组合逻辑电路的设计 根据逻辑功能要求 逻辑电路 设计 一、设计步骤 (1) 由逻辑要求，列出真值表 (2) 由真值表写出逻辑表达式 门电路 ｛ 译码器 (3)化简和变换逻辑表达式 PLD (4) 画出逻辑图

二、 设计举例 例1. 设计一个三人多数表决电路，每人有一个电键,如果赞成,就按电键,表示1,如果不赞成,不按电键,表示0,表决结果用指示灯来表示,如果多数赞成,则指示灯亮,否则,指示灯不亮。 1. 真值表 （1）设定变量： 输入 A、B、C ， 输出 Y （2）状态赋值： A、B、C = 0 表示不赞成 A、B、C = 1 表示赞成 Y = 0 表示指示灯不亮 Y = 1 表示指示灯亮

2. 写输出表达式并化简 A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 1 0 0 最简与或式 最简与非-与非式 1 0 1 1 1 1 0 1 1 1 1 1

3. 画逻辑图 — 用与门和或门实现 — 用与非门实现 A & B Y & ≥1 & C &

例2. 设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。 1.真值表 列真值表 输入变量： R（红） Y（黄） G（绿） 1 -- 亮 R Y G Z 0 -- 灭 0 0 0 1 1 -- 有 0 0 1 输出变量： Z（有无故障） 0 1 0 0 -- 无 0 1 1 1 2. 卡诺图化简 YG 00 01 11 10 1 0 0 R 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1

3. 画逻辑图 & 1 ≥1 R G Y Z

4.2 常用组合逻辑电路 4.2.1 算术运算电路 4.2.2 编码器 4.2.3 译码器 4.2.4 数据选择器 4.2.5 数据分配器 4.2 常用组合逻辑电路 4.2.1 算术运算电路 4.2.2 编码器 4.2.3 译码器 4.2.4 数据选择器 4.2.5 数据分配器 4.2.6 数据比较器

4.2.1 算术运算电路 半加器 全加器 加法器(多位) 两个 1 位二进制数相加不考虑低位进位。 4.2.1 算术运算电路 半加器 全加器 加法器(多位) 一、 半加器 两个 1 位二进制数相加不考虑低位进位。 Ai+Bi = Si (和)  Ci (进位) 函数式 真 值 表 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1

半加器（Half Adder） Si & Ai Bi =1 Ci 函 数 式 逻 辑 图 曾 用 符 号 国 标 符 号 Σ HA Si CO Si Ai Bi Ci

二、 全加器（Full Adder） 两个 1 位二进制数相加，考虑低位进位。 1 0 1 1 --- A 1 0 1 1 --- A Ai + Bi + Ci -1 ( 低位进位 ) = Si ( 和 )  Ci ( 向高位进位 ) 1 1 1 0 --- B + 1 1 1 --- 低位进位 高位进位← 1 1 1 --- S A B Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Si Ci 真 值 表 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 标准 与或式

全加器 Si 卡诺图 BC Ci BC 00 01 11 10 00 01 11 10 A A 1 1 1 1 1 1 1 1 1 1 最简与或式 圈 “ 1 ” 圈 “ 0 ”

逻辑图 曾用符号 (a) 用与门、或门和非门实现 Ai Si Ci Bi Ci-1 国标符号 Σ FA Si Ai Bi Ci-1 Ci & ≥1 1 Ai Si Ci Bi Ci-1 国标符号 Σ CO CI Si Ai Bi Ci-1 Ci

(b) 用与或非门和非门实现 & ≥1 1 Ci Si Ai Bi Ci-1

(c) 用异或门实现

S S S S 三、加法器 1. 4 位串行进位加法器 电路简单，连接方便 1 0 1 1 特点： +1 1 1 0 速度慢 实现多位二进制数相加的电路 1. 4 位串行进位加法器 C3 S3 B3 A3 CO S CI C2 S2 B2 A2 CO S CI C1 S1 B1 A1 CO S CI C0 S0 B0 A0 C0-1 CO S CI 电路简单，连接方便 1 0 1 1 特点： +1 1 1 0 速度慢

2. 超前进位加法器 作加法运算时，总进位信号由输入二进制数直接产生。 … 特点 优点：速度快 缺点：电路比较复杂

CMOS：CC4008 集成芯片 TTL：74283 74LS283 C3 超前进位电路 A3 S3 B3 Σ A2 S2 B2 A1 S1 CI 逻辑结构示意图

4. 2 .2 编码器 编 码 器 编码： 用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物） Y1 I1 Y2 Ym I2 4. 2 .2 编码器 编码： 用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物） Y1 I1 编 码 器 Y2 Ym I2 In 二进制代码 信息输入 编 码 器 框 图 二进制编码器 普通编码器 分类： 或 二—十进制编码器 优先编码器

一、普通编码器 1.二进制编码器 Y2 Y1 Y0 I0 0 0 0 I1 I2 0 0 1 I3 I4 0 1 0 I5 I6 0 1 1 编码表 用 n 位二进制代码对 N = 2n 个信号进行编码的电路 输 出 3 位二进制编码器(8 线- 3 线) 输 入 Y2 Y1 Y0 3 位 二进制 编码器 I0 I1 I6 I7 Y2 Y1 Y0 I2 I4 I5 I3 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 输 入 输 出 0 0 1 0 1 0 0 1 1 1 0 0 I0  I7 是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。 1 0 1 1 1 0 1 1 1

Y2 = I4 + I5 + I6 + I7 函数式 Y1 = I2 + I3+ I6 + I7 Y2 Y1 Y0 编码表 函数式 Y1 = I2 + I3+ I6 + I7 输 出 输 入 Y2 Y1 Y0 Y0 = I1 + I3+ I5 + I7 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 0 0 1 逻辑图 — 用或门实现 0 1 0 Y0 Y1 Y2 ≥1 I7 I6 I5 I4 I3I2 I1I0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

函数式 逻辑图 — 用与非门实现 & Y0 Y1 Y2

用 4 位二进制代码对 0 ~ 9 十个信号进行编码的电路 2.二-十进制编码器 用 4 位二进制代码对 0 ~ 9 十个信号进行编码的电路 四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示0~9十个数码，最常用的是8421码。 二-十进制 编码器 I0 I2 I4 I6 I8 I1 I3 I5 I7 I9 Y0 Y1 Y2 Y3 其它常用二-十进制编码 余 3 码 2421 码 5211 码 余 3 循环码 循环码

8421 BCD 编码器 输 出 输 入 Y1 Y2 Y0 0 (I0) 1 (I1) 2 (I2) 3 (I3) 4 (I4) 输 出 输 入 Y1 Y2 Y0 0 (I0) 1 (I1) 2 (I2) 3 (I3) 4 (I4) 5 (I5) 6 (I6) 7 (I7) 8 (I8) 9 (I9) Y3 1 8421BCD码编码表 写出逻辑式

. . . = I4 + I6 I5 +I7 = I2 + I6 I3 +I7 Y3 = I8+I9 Y2 = I4 +I5 +I6 +I7 化成“或非”门和“与非”门 Y3 = I8+I9 . = I4 + I6 I5 +I7 Y2 = I4 +I5 +I6 +I7 . = I2 + I6 I3 +I7 Y1 = I2 +I3 +I6 +I7 Y0 = I1 +I3 +I5 +I7 +I9 . = I1+I9 I3 +I7 I5 +I7

画出逻辑图 1 & > 1 I1 I2 I3 I4 I5 I6 I7 I8 I9 Y3 Y2 Y1 Y0

二、优先编码器 当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。 即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。

1. 3 位二进制优先编码器 优先顺序：I7  I0 函数式 编码表 输 入 输 出 I7 I6 I5 I4 I3 I2 I1 I0 1. 3 位二进制优先编码器 函数式 优先顺序：I7  I0 编码表 输 入 输 出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1        1 1 1 0 1       1 1 0 0 0 1      1 0 1 0 0 0 1     1 0 0 0 0 0 0 1    0 1 1 0 0 0 0 0 1   0 1 0 0 0 0 0 0 0 1  0 0 1 0 0 0 0 0 0 0 1 0 0 0

逻 辑 图 Y2 Y1 Y0 输入 输出 为原 变量 输入 输出 为反 变量 I7 I6 I5 I4 I3 I2 I1 I0 1 ≥1 &

编码表 输入(低电平有效) 输出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 0        0        0 0 0 1 0       0 0 1 1 1 0      0 1 0 1 1 1 0     0 1 1 1 1 1 1 0    1 0 0 1 1 1 1 1 0   1 0 1 1 1 1 1 1 1 0  1 1 0 1 1 1 1 1 1 1 0 1 1 1

2.集成优先编码器74LS148 (二进制) 74LS148 ： ～ 8个信号输入端 优先顺序  输入低电平有效 输入使能端 3个二进制码输出端 低电平有效 输出使能端 优先编码工作状态标志端

优先编码器74LS148功能表 输 出 输 入 1 × × × × × × × × 1 1 1 1 1 0 1 1 1 1 1 1 1 1 输 出 输 入 1 × × × × × × × × 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 × × × × × × × 0 0 0 0 0 1 0 × × × × × × 0 1 0 0 1 0 1 0 × × × × × 0 1 1 0 1 0 0 1 0 × × × × 0 1 1 1 0 1 1 0 1 0 × × × 0 1 1 1 1 1 0 0 0 1 0 × × 0 1 1 1 1 1 1 0 1 0 1 0 × 0 1 1 1 1 1 1 1 1 0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1

优先编码器74LS148电路及引脚 & ≥1 1 Y0 Y2 YS YES I0 I1 I2 I3 I5 I6 I7 I4 ST VCC GND YS 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74148 I4 I5 I6 I7 ST Y1 Y2 YES I3 I2 I1 I0 Y0

0 0 0 0 0 0 0 0 1 1 1 1 1 工作 禁止 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 0 1 0 0 0 1 1 1 1 1 1 工作 禁止 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 1 0 0 0 1 0 1 1 1 1 1 工作 禁止 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1

0 1 1 1 0 1 1 1 1 1 1 1 1 工作 禁止 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1

1 0 0 0 1 1 1 1 0 0 0 0 禁止 工作 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1

2. 二-十进制优先编码器(74LS147 ) CT74LS147 编码器功能表 I9 Y0 I8 I7 I6 I5 I4 I3 I2 I1 1 1 1 1 1 1 1 1 1 1 1 1 1 输 入 (低电平有效) 输 出(8421反码) 0         0 1 1 0 1 0        0 1 1 1 1 1 0       1 0 0 0 1 1 1 0      1 0 0 1 1 1 1 1 0     1 0 1 0 1 1 1 1 1 0    1 0 1 1 1 1 1 1 1 1 0   1 1 0 0 1 1 1 1 1 1 1 0  1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 0

CT74LS147集成优先编码器(10线-4线) CT74LS147 16 15 14 13 12 11 10 9 低电平 有效 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 CT74LS147 低电平 有效

4.2.3 译码器 一、二进制译码器 二、二-十进制译码器 三、显示译码器

4.2.3 译码器 … 一、二进制译码器 编码的逆过程，将二进制代码翻译为原来的含义 A0 Y0 A1 An-1 Y1 Ym-1 二进制 4.2.3 译码器 编码的逆过程，将二进制代码翻译为原来的含义 一、二进制译码器 A0 Y0 A1 An-1 Y1 Ym-1 二进制 译码器 … 输入 n 位二进制代码 输出 m 个 信号 m = 2n 如： 2 线 — 4 线译码器 3 线 — 8 线译码器 4 线 — 16 线译码器

… 1. 3位二进制译码器 ( 3 线 – 8 线) A0 Y0 A1 A2 Y1 Y7 3 位 二进制 译码器 0 0 0 0 0 1 1. 3位二进制译码器 ( 3 线 – 8 线) A0 Y0 A1 A2 Y1 Y7 3 位 二进制 译码器 … 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 真值表 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 函数式 1 0 0 0 0 0 0 0

3 线 - 8 线译码器逻辑图 — 输出低电平有效 1 1 1 1 1 1 1 1 & Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A2 1 1 1 1 1 1 1 & Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 A2 A1 A0 1 工作原理： 1 1 1 1 1 1 1

2. 集成 3 线 – 8 线译码器 -- 74LS138 & Y0 Y1 S1 Y2 S2 S3 Y3 Y4 Y5 A0 Y6 A1 Y7

74LS138的真值表 输 入 输 出 0 × × × × × 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 × × 1 × × × × 1 × × × × 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 0 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 0 0 1 0 1 1 1 1 1 1 1 0 1 1 0 0 1 1 0 1 1 1 1 1 1 1 0 1 0 0 1 1 1

引脚排列图 功能示意图 74LS138 74LS138 VCC 地 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 16 15 14 13 12 11 10 9 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 STB STC STA 输入选通控制端 芯片禁止工作 芯片正常工作

3. 二进制译码器的级联 两片3 线 – 8 线 4 线-16 线 Y0 Y7 Y8 Y15 74LS138 74LS138 A0 A1 3. 二进制译码器的级联 两片3 线 – 8 线 4 线-16 线 Y0 无输出 有输出 有输出 无输出 Y7 Y8 Y15 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位 Y7 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位 Y7 禁止 工作 工作 禁止 1 8  15 0  7 A0 A1 A2 A3 1

…… 三片 3 线- 8 线 0 0 0 1 1 0 5 线 - 24 线 1 1 （1）（2）（3） 输 出 工 禁 禁 禁 工 禁 0 0 0 1 1 0 1 1 工 禁 禁 禁 工 禁 禁 禁 工 5 线 - 24 线 禁 禁 禁 全为 1 74LS138 (1) Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y7 74LS138 (3) Y16 Y23 74LS138 (2) Y8 Y15 A3 A4 …… 1

74LS138 … 4. 用二进制译码器实现组合逻辑函数 1. 基本原理： 二进制译码器又叫变量译码器或最小项 译码器,它的输出端提供了其输入变量的 全部最小项。 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 STB STC STA … 任何一个函数都可以 写成最小项之和的形式

2. 基本步骤 (1) 选择集成二进制译码器 (2) 写函数的标准与非-与非式 (3) 确认变量和输入关系 (4) 画连线图 例1用集成译码器实现函数 (1) 三个输入变量，选 3 线 – 8 线译码器 74LS138 (2) 函数的标准与非-与非式

(3) 确认变量和输入关系 Z3 74LS138 (4) 画连线图 1 A B C & Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 STB STC STA 令 则 (4) 画连线图 1 A B C 在输出端需增加一个与非门

(1) 选择译码器： Σ 选 3 线 – 8 线译码器 74LS138 (2) 写出函数的标准与非与非式 例2试用集成译码器设计一个全加器。 Σ CO CI Si Ai Bi Ci-1 Ci (1) 选择译码器： 选 3 线 – 8 线译码器 74LS138 (2) 写出函数的标准与非与非式

(3) 确认表达式 74LS138 (4) 画连线图 1 & Ci Si Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA (4) 画连线图 1 Ai Bi Ci-1

二、二-十进制译码器 4. 二进制译码器的主要特点 功能特点： 输出端提供全部最小项 电路特点： 与门(原变量输出) 与非门(反变量输出) 将 BCD 码翻译成对应的十个输出信号 集成 4 线 –10 线译码器： 7442 74LS42

三、显示译码器 a 数码显示器 f b g 每字段是一只 发光二极管 半导体显示(LED) e c d 液晶显示(LCD) 共阳极 A3 Ya A3 A2 A1 A0 +VCC 显示 译码器 共阳 Yb Yc Yd Ye Yf Yg — 低电平驱动 a b c d e f g R + 5 V 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

a f b g 共阴极 e c d — 高电平驱动 A3 A2 A1 A0 +VCC 共阴 a b c d e f g R +5 V 1 1 Ya A3 A2 A1 A0 +VCC 显示 译码器 共阴 Yb Yc Yd Ye Yf Yg a b c d e f g R +5 V 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

七段显示译码器状态表(共阴) a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 0 A3 A2 A1 A0 a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 0 0 0 1 0 0 1 0 1 1 0 1 1 0 1 2 0 0 1 1 1 1 1 1 0 0 1 3 0 1 0 0 0 1 1 0 0 1 1 4 0 1 0 1 1 0 1 1 0 1 1 5 0 1 1 0 1 0 1 1 1 1 1 6 0 1 1 1 1 1 1 0 0 0 0 7 1 0 0 0 1 1 1 1 1 1 1 8 1 0 0 1 1 1 1 1 0 1 1 9 输 入 输 出 显示数码 g f e d c b a

驱动共阴极数码管的电路 — 输出高电平有效 Ya Yb Yc Yd Ye Yf Yg ≥1 1 A3 A2 A1 A0

驱动共阳极数码管的电路 — 输出低电平有效 Ya Yb Yc Yd Ye Yf Yg & 1 A3 A2 A1 A0

是把8421BCD码译成对应于数码管的七个字段信号，驱动数码管，显示出相应的十进制数码。 （3）七段显示译码器74LS247 是把8421BCD码译成对应于数码管的七个字段信号，驱动数码管，显示出相应的十进制数码。 ， VCC A1 A2 A3 A0 GND 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74LS247 g LT BI RBI f e d c b a 输入信号 A3，A2，A1，A0 输出信号 控制端

74LS247功能表 输 出 输 入 显示 0 × 1 × × × × 0 0 0 0 0 0 0 8 × × 0 × × × × 0 × 1 × × × × 0 0 0 0 0 0 0 8 × × 0 × × × × 1 1 1 1 1 1 1 全灭 1 0 0 0 0 0 0 1 1 1 1 1 1 1 灭零 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 × 1 0 0 0 1 1 0 0 1 1 1 1 1 2 1 × 1 0 0 1 0 0 0 1 0 0 1 0 1 × 1 0 0 1 1 0 0 0 0 1 1 0 3 1 × 1 0 1 0 0 1 0 0 1 1 0 0 4 1 × 1 0 1 0 1 0 1 0 0 1 0 0 5 1 × 1 0 1 1 0 0 1 0 0 0 0 0 6 1 × 1 0 1 1 1 0 0 0 1 1 1 1 7 1 × 1 1 0 0 1 0 0 0 0 0 0 0 8 1 × 1 1 0 0 1 0 0 0 0 1 0 0 9

74LS247和共阳极TLRO5O1HRA数码管连接图 +5V a c d f g A1 A2 A3 A0 1 2 3 4 5 6 7 15 14 13 12 11 10 9 74LS247 8 GND 300Ω×7 VCC LT RBI BI 16 b e

4. 3. 4 数据选择器 能够从多路数据输入中选择一路作为输出的电路 一、4 选 1 数据选择器 1. 工作原理 Y 4选1 数据选择器 4. 3. 4 数据选择器 能够从多路数据输入中选择一路作为输出的电路 一、4 选 1 数据选择器 1. 工作原理 输 入 数 据 A0 Y 4选1 数据选择器 D0 D3 D1 D2 A1 输 出 数 据 2. 真值表 D0 D2 D3 D1 D A1 A0 Y D0 0 0 D0 D1 0 1 D1 D2 1 0 D2 选择控制信号 1 1 1 D3 1 1 D3 3. 函数式

一、4 选 1 数据选择器 3. 函数式 4. 逻辑图 Y A1 A0 D0 D1 D2 D3 = D2 = D0 = D3 = D1 1 3. 函数式 1 & ≥1 Y A1 A0 D0 D1 D2 D3 = D2 = D0 = D3 = D1 4. 逻辑图 1 1 1

二、集成数据选择器 1. 8 选 1 数据选择器 74151 74LS151 74251 74LS251 VCC 地 74LS151 D4 1. 8 选 1 数据选择器 74151 74LS151 74251 74LS251 VCC 地 1 3 2 4 5 6 7 8 16 15 14 13 12 11 10 9 74LS151 D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y S 引 脚 排 列 图 A2  A0 — 地址端 D7  D0 — 数据输入端

74LS151的功能表 …… 功 能 示 意 图 MUX 禁止 使能 A2 A1 A0 Y 1 × × × 0 1 0 0 0 0 D0 1 × × × 0 1 0 0 0 0 D0 0 0 0 1 D1 0 0 1 0 D2 0 0 1 1 D3 　 0 1 0 0 D4 　　 0 1 0 1 D5 　 0 1 1 0 D6 0 1 1 1 D7 　 功 能 示 意 图 MUX D7 A2 D0 A0 A1 S Y …… D3 D4 D7 D2 D6 D5 D1 D0 1 使能 禁止 1 1 0 1 1 1 1 0 1 0 1 1 0 0 0 1 0 0 0 0 1 ╳ ╳ ╳ 0 1 0 1

2. 集成数据选择器的扩展 74151 (2) 74151 (1) 两片 8 选 1（74151） Y D0 D7 D8 D15 2. 集成数据选择器的扩展 两片 8 选 1（74151） Y D0 D7 D8 D15 16 选 1数据选择器 ≥1 S 74151 (2) D7 A2 D0 EN A0 A1 Y Y2 … D8 D15 D0 D7 74151 (1) D7 A2 D0 EN A0 A1 S Y Y1 … 禁止 使能 高位 使能 禁止 低位 D15 D8 D7 D0 1 1 A3 A2 A1 A0 0  7

四片 8 选 1（74151） 32 选 1 数据选择器 74LS139 双 2 线 - 4 线译码器 Y D16 D23 D8 D15 & Y D16 D23 D8 D15 D0 D7 D24 D31 74151 (4) D7 A2 D0 EN A0 A1 S4 Y3 74151 (1) S1 Y0 74151 (2) S2 Y1 74151 (3) S3 Y2 … D8 D15 D16 D23 D24 D31 禁止 使能 禁止 使能 使能 禁止 禁止 使能 禁止 1 1 1 1 1 1/2 74LS139 S A4 A3 A2 A1 A0 1 1 1 1 0 0 0 0 1 0  7

四片 8 选 1（74151） 32 选 1 数据选择器 使用 74LS139 双 2 线 - 4 线译码器 真值表 0 0 0 1 1 0 （1） （2） （3） （4） 输出信号 0 0 工 禁 禁 禁 0 1 禁 工 禁 禁 1 0 禁 禁 工 禁 1 1 禁 禁 禁 工

而任何组合逻辑函数都可以表示成为最小项之和 的形式，故可用数据选择器实现。 三、用数据选择器实现组合逻辑函数 选择器输出为标准与或式，含地址变量的 全部最小项。例如 1. 原理： 4 选 1 8 选 1 而任何组合逻辑函数都可以表示成为最小项之和 的形式，故可用数据选择器实现。

2. 步骤 (1) 根据 n = k - 1 确定数据选择器的规模和型号 (n —选择器地址码，k —函数的变量个数) (2) 写出函数的标准与或式和选择器输出信号表达式 (3) 对照比较确定选择器各个输入变量的表达式 (4) 根据采用的数据选择器和求出的表达式画出连线图

3. 应用举例 例 用数据选择器实现函数 (1)可用 数据选择器 74LS153 74LS153 是双4 选 1 数据选择器 G A1 A0 0 0 0 D0 0 0 1 0 1 0 0 1 1 Y D1 D2 D3 G A1 A0 1 × ×

1/2 74LS153 (2) 标准与或式 数据选择器 (3) 确定输入变量和地址码的对应关系 令 A1 = A, A0 = B F Y D3 D2 D1 D0 A1 A0 ST 则 D0 = 0 D1 =D2 = 1 D3 = 0 1 A B (4) 画连线图

用数据选择器实现函数 [例 ] (1) 可用8 选 1 数据选择器 74LS151 (2) 标准与或式 数据选择器 (3) 确定输入变量和地址码的对应关系 令 A2 = A, A1 = B, A0 = C 则 D3 = D5 =D6 = D7 = 1 D0 = D1 =D2 = D4 =0

(4)画接线图 F 1 1 1 0 1 0 0 0 A B C 0

方法二 1/2 74LS153 (1)可用 4 选 1 数据选择器 74LS153 (2) 标准与或式 数据选择器 (3) 确定输入变量和地址码的对应关系 F Y 1/2 74LS153 D3 D2 D1 D0 A1 A0 ST 方法一：公式法 令 A1 = A, A0 = B 则 D0 = 0 D1 =D2 = C D3 = 1 1 C (4) 画连线图 A B

方法二：图形法 按 A、B 顺序写出函数的标准与或式 含变量 C 的 F 的卡诺图 含变量 Di 的 Y 的卡诺图 A B 1 A1 A0 1 C D0 D1 C 1 D2 D3 令 A1 = A, A0 = B 则 D0 = 0 D1 =D2 = C D3 = 1 (4) 画连线图(与方法一相同)

74LS151 [例] 用数据选择器实现函数 [解] (1) n = k-1 = 4-1 = 3 用 8 选 1 数据选择器 74LS151 (2) 函数 Z 的标准与或式 8 选 1 (3) 确定输入变量和地址码的对应关系 (4) 画连线图 Z 方法一：公式法 Y 74LS151 D7 D6 D5 D4 D3 D2 D1 D0 A2 A1 A0 S 若令 A2 = A, A1= B, A0= C 1 D 则 D1=D D2=D3 =D4 =1 A B C D0= 0

方法二：图形法 令 A2 = A A1= B A0= C AB CD 00 01 11 10 1 1 1 1 1 1 1 1 1 1 则

4. 3. 5 数据分配器 将 1 路输入数据，根据需要分别传送到 m 个输出端 一、1 路-4 路数据分配器 D A0 1 路-4 路 4. 3. 5 数据分配器 将 1 路输入数据，根据需要分别传送到 m 个输出端 一、1 路-4 路数据分配器 数据输出 D A0 1 路-4 路 数据分配器 Y0 Y3 Y1 Y2 A1 函 数 式 数据 输入 选择控制 & Y0 Y1 Y2 Y3 1 A1 D 真 值 表 0 0 D 0 0 0 0 1 0 D 0 0 1 0 0 0 D 0 逻辑图 1 1 0 0 0 D

74LS138 二、集成数据分配器 用 3 线-8 线译码器可实现 1 路-8 路数据分配器 S1 — 数据输入（D） Y0 Y1 Y2 数据输出 S1 — 数据输入（D） 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y7 STB STC STA S3 — 数据输入（D） 地址码 数据输入 (任选一路)

4. 3. 6 数值比较器 一、1 位数值比较器 Ai Bi Li Gi Mi 真 值 表 1位 比较器 Ai Bi Li ( A > B ) Gi ( A = B ) Mi ( A < B ) 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 1 1 0 1 0 函数式 — 用与非门 和非门实现 逻辑图 Ai & 1 Bi Mi Gi Li = Ai ⊙ Bi

二、4 位数值比较器 A = A3A2A1A0 B = B3B2B1B0 真值表 A > B L = 1 A = B G = 1 M 4位数值比较器 A3 B3 A2 B2 A1 B1 A0 B0 比 较 输 入 输 出 A3 B3 A2 B2 A1 B1 A0 B0 L G M >  1 = < A > B L = 1 A = B G = 1 A < B M = 1

1 位数值比较器 4 位数值比较器 G = (A3⊙B3)(A2⊙B2) (A1⊙B1)(A0⊙B0) L = M+G Ai Mi Bi Ai⊙Bi AiBi Li Gi & 1 比 较 输 入 输 出 A3 B3 A2 B2 A1 B1 A0 B0 L G M >  1 = < 4 位数值比较器 M = A3B3+ (A3⊙B3) A2B2 + (A3⊙B3)(A2⊙B2) A1 B1+ (A3⊙B3)(A2⊙B2)(A1⊙B1) A0B0 G = (A3⊙B3)(A2⊙B2) (A1⊙B1)(A0⊙B0) L = M+G

& 1 ≥1 M L G A2 A1 B3 A3 B2 B1 B0 A0 逻辑电路

4 位集成数值比较器的真值表 比 较 输 入 级 联 输 入 输 出 A3B3 A2B2 A1B1 A0B0 A<B A=B 输 出 A3B3 A2B2 A1B1 A0B0 A<B A=B A>B FA < B FA = B FA > B >  1 = < 级联输入：供扩展使用，一般接低位芯片的比较输出，即 接低位芯片的 FA < B 、 FA = B 、 FA > B 。

74LS85 74LS85 集成数值比较器 74LS85 (TTL) 7485 74LS85 VCC A3 B2 A2 A1 B1 A0 B0 B3 A<B A=B A>B FA>B FA=B FA<B地 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 7485 74LS85 集成数值比较器 74LS85 (TTL) 扩展： 两片 4 位数值比较器 → 8 位数值比较器 B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 级 联 输 入 74LS85 A<B A=B A>B 74LS85 A<B A=B A>B 1 高位比较结果 低位比较结果 FA<B FA=B FA>B FA<B FA=B FA>B 比较输出

第四章 小结 一、组合逻辑电路的特点 组合逻辑电路是由各种门电路组成的没有记忆功 能的电路。它的特点是任一时刻的输出信号只取决于 第四章 小结 一、组合逻辑电路的特点 组合逻辑电路是由各种门电路组成的没有记忆功 能的电路。它的特点是任一时刻的输出信号只取决于 该时刻的输入信号，而与电路原来所处的状态无关。 二、组合逻辑电路的分析方法 逻辑图 逻辑表达式 化简 真值表 说明功能 三、组合逻辑电路的设计方法 写表达式 化简或变换 逻辑抽象 列真值表 画逻辑图

四、常用中规模集成组合逻辑电路 实现两组多位二进制数相加的电路。 1. 加法器： 根据进位方式不同，可分为串行进位加法 器和超前进位加法器。 集成芯片： 74LS183（TTL）、C661（CMOS）— 双全加器 两片双全加器（如74LS183） 四位串行进位加法器 74283、74LS283（TTL） CC4008（CMOS） — 四位二进制超前进位加法器

2. 编码器： 将输入的电平信号编成二进制代码的电路。 主要包括二进制编码器、二 – 十进制编码 器和优先编码器等。 3. 译码器： 集成芯片： 74148、74LS148、74LS348（TTL）— 8 线 – 3 线优先编码器 74147、74LS147（TTL）— 10 线 – 4 线优先编码器 3. 译码器： 将输入的二进制代码译成相应的电平信号。 主要包括二进制译码器、二 – 十进制译码 器和显示译码器等。 集成芯片： 74LS138（TTL）— 3线 – 8线译码器（二进制译码器） 7442、74LS42（TTL）— 4线 – 10线译码器 74247、74LS247（TTL）— 共阳极显示译码器 7448、74248、7449、74249等（TTL）— 共阴极显示译码器

4. 数据选择器： 在地址码的控制下，在同一时间内从 多路输入信号中选择相应的一路信号 输出的电路。常用于数据传输中的并- 串转换。 集成芯片： 74151、74LS151 74153 （TTL）— 8 选 1 数据选择器 （TTL）— 4 选 1 数据选择器 5. 数据分配器： 在地址码的控制下，将一路输入信号 传送到多个输出端的任何一个输出端 的电路。常用于数据传输中的串-并转 换。 集成芯片： 无专用芯片，可用二进制集成译码器实现。

为多输入单输出的组合逻辑电路，在输入数据都为 1 时，它的输出表达式为地址变量的全部最小项之和，适用于实现单输出组合逻辑函数。 6. 数值比较器： 比较两组多位二进制数大小的电路。 7485、74L 85（TTL） CC14585、C663（CMOS） — 四位数值比较器 集成芯片： 7.用中规模集成电路实现组合逻辑函数 数据选择器： 为多输入单输出的组合逻辑电路，在输入数据都为 1 时，它的输出表达式为地址变量的全部最小项之和，适用于实现单输出组合逻辑函数。 二进制译码器: 输出端提供了输入变量的全部最小项，而且每一个输出端对应一个最小项，因此，二进制译码器辅以门电路（与非门）后，适合用于实现单输出或多输出的组合逻辑函数。