金屬_半導體接觸理論 場效電晶體FET

電晶體的分類 主要可分為雙極性接面電晶體與場效應電晶體兩大類，一般場效電晶體(Field Effect Transistor，FET)和雙極電晶體一樣，都具有三隻接腳，不過工作原理卻完全不同。

FET的種類 一是逆向偏壓的PN接面，稱為接面場效電晶體(junction field effect transistor，簡稱JFET)。 另一種是閘極金屬、絕緣氧化物和半導體形成類似電容的結構，稱為金屬氧化物半導體場效應電晶體(金氧半場效電晶體metal-oxide-semiconductor field effect transistor，簡稱MOSFET)。

接面型場效應電晶體JFET之構造 圖(1) N通道JFET結構

圖(5)(a) 圖(5)(b)

圖(5)(c) 若VDS 繼續增加到使得VGD =VP，或寫成 VDS-VGS=VDG=-Vp ，則靠近汲極端的通道剛好完全被夾止，N形區被分成兩邊，如圖(5) (c)所示。 這時的VDS 記做VDSS。

VDS 再繼續增加，通道被夾止的長度△L 會略微變大，但和總長度L 相比幾乎可以忽略，和源極連接的導電通道的長度及形狀和VDS 關係不大，也就是說導電通道的電阻在這個操作偏壓範圍是固定的。

閘極與圖5 (d)中之X 點（指在導電通道最靠近被夾止區域空乏區的點）的電位差維持在VP，和VDS 也無關，通道兩端的電位差VXS 維持不變(=VDSS)，所增加的VDS 大部分都降在△L 範圍內之空乏區。綜合上述討論，當VDS 增加到比VGS-VP(=VDSS)大以後，導電通道電阻與其端電壓都與VDS 無關，通過的電流ID，當然也與VDS 無關，故ID 對VDS 圖呈一水平直線。這個操作區間稱為恆流(constant-current)區或飽和(saturation)區，這裡要注意和前面BJT 的飽和區完全無關。對應VDS 比VGS-VP(=VDSS)小的區域，ID 會隨VDS 改變，較像電阻的特性，稱為線性(linear)區或歐姆(ohmic)區。 圖(5)(d)

圖(7)是在飽和區的ID 對VGS 的轉換特性曲線 圖(6) JFET共源極輸出特性曲線 飽和區的ID

金屬氧化物半導體場效應電晶體 圖(8)(a) 增強型 NMOS的結構

圖(8)(b) 增強型 NMOS的結構

圖(9)(b)MOSFET之電路符號

(a) (b) 在閘極與基板本體（和源極相接）間慢慢加上正電壓，由於閘極的結構類似電容，閘極的金屬導體會堆積一些正電荷，而在氧化物絕緣層另一邊，則會吸引等量的負電，我們可以看成是吸引了導電電子，但電子在很短時間內即被多數載體電洞復和了，或者是電洞被閘極的正電荷趕跑了，不管哪一種看法，結果都是在靠近氧化層的p 型半導體內形成空乏區，所帶的負電都來自電洞被游離的受子摻雜，如圖10 (b)

(c) (d) 這裡先討論汲極與源極電位差很小的情形。源極與汲極間仍然不導通，NMOS 在截止區。 如果閘極的正電壓持續增加，到達一特定的臨界電壓Vth(threshold voltage)，在氧化層與半導體的介面會開始出現導電電子層，如圖10 (c)。以後再增加的閘極電壓就不再用來改變空乏區的大小，而是用來增加導電電子層的電子數目，如圖10 (d)。這時源極與閘極可藉由此導電電子層形成之通道導通。由閘極的電壓變化，可以將原本p 型半導體，轉變成具導電電子的n 型通道，此導電通道我們稱為反轉層(inversion layer)。

圖(12)增強型NMOS 在飽和區的 典型轉換特性曲線 在夾止飽和區內的輸出電流ID具有定電流特性，與VDS大小無關，但隨輸入VGS的變大而變大，由半導體物理學證明可得，夾止飽和區之輸出電流ID

場效電晶體的應用 FET 和BJT 一樣，可以用作開關或放大器，利用閘極的電壓訊號，控制源極和汲極間的電流。 JFET 和MOSFET 使用的場合略有不同。JFET 可用作類比開關及訊號放大器，特別是低雜訊的放大器，但很少用在數位電路中的邏輯運算及功率放大器； MOSFET 用途較廣，除一般的開關、訊號放大及功率放大器外，在數位電路及記憶體等大型積體電路方面，都是MOSFET的天下，特別是將NMOS 及PMOS 製作在同一晶圓，稱做CMOS(complementary MOS)的技術，或稱互補式金氧半電晶體技術

CMOS互補式金氧半電晶體技術 圖(13)CMOS反閘電路

CMOS邏輯電路的發明 這種結構最大的好處是理論上不會有靜態的功率損耗，只有在邏輯閘（logic gate）的切換動作時才有電流通過。CMOS邏輯閘最基本的成員是CMOS反相器（inverter），而所有CMOS邏輯閘的基本操作都如同反相器一樣，同一時間內必定只有一種電晶體（NMOS或是PMOS）處在導通的狀態下，另一種必定是截止狀態，這使得從電源端到接地端不會有直接導通的路徑，大量節省了電流或功率的消耗，也降低了積體電路的發熱量。

MOSFET的尺寸縮放 基於以下幾個理由，我們希望MOSFET的尺寸能越小越好。

MOSFET尺寸縮小所產生的問題： 晶片內部連接導線的寄生電容效應主宰邏輯閘的切換速度。如何減少這些寄生電容，成了晶片效率能否向上突破的關鍵之一。 當晶片上的電晶體數量大幅增加後，有一個無法避免的問題也跟著發生了，那就是晶片的發熱量也大幅增加。 閘極氧化層漏電流增加，閘極氧化層隨著MOSFET尺寸變小而越來越薄，目前主流的半導體製程中，甚至已經做出厚度僅有1.2奈米的閘極氧化層，大約等於5個原子疊在一起的厚度而已。在這種尺度下，所有的物理現象都在量子力學所規範的世界內，例如電子的穿隧效應。因為穿隧效應，有些電子有機會越過氧化層所形成的位能障壁而產生漏電流，這也是今日積體電路晶片功耗的來源之一。 製程變異更難掌控，現代的半導體製程工序複雜而繁多，任何一道製程都有可能造成積體電路晶片上的元件產生些微變異。當MOSFET等元件越做越小，這些變異所佔的比例就可能大幅提升，進而影響電路設計者所預期的效能，這樣的變異讓電路設計者的工作變得更為困難。